CN102346712A - 存储器管理装置、信息处理装置、存储器管理方法 - Google Patents

存储器管理装置、信息处理装置、存储器管理方法 Download PDF

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CN102346712A
CN102346712A CN2011100662906A CN201110066290A CN102346712A CN 102346712 A CN102346712 A CN 102346712A CN 2011100662906 A CN2011100662906 A CN 2011100662906A CN 201110066290 A CN201110066290 A CN 201110066290A CN 102346712 A CN102346712 A CN 102346712A
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nonvolatile semiconductor
memory
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宫川雅纪
国松敦
大轮勤
西野玲奈
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Abstract

本发明提供存储器管理装置、信息处理装置、存储器管理方法。该存储器管理装置对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理，包括：分配部，其在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配。该装置还包括：控制部，其将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。

Description

存储器管理装置、信息处理装置、存储器管理方法
相关申请的交叉引用
本申请基于并要求2010年7月30日提交的日本专利申请2010-172050的优先权，该日本专利申请的全部内容通过引用结合于此。
技术领域
这里描述的实施方式涉及存储器管理装置、信息处理装置及存储器管理方法。
背景技术
例如，提出有下述方法：在将非易失性半导体存储器和易失性半导体存储器用作为主存储器的情况下，根据数据属性，将数据的配置区域确定为非易失性半导体存储器或确定为易失性半导体存储器(例如，参照特开2008-242944号公报等)。作为非易失性半导体存储器的一例，例如提出有NAND型闪速存储器等。作为易失性半导体存储器的一例，例如提出有DRAM(Dynamic Random Access Memory，动态随机存储器)等。
在此，在向NAND型闪速存储器等非易失性半导体存储器的数据写入工作中，存在“覆写方式”和“追记方式”。
所谓“覆写方式”，是将不可覆写的NAND型闪速存储器虚拟地看作为可以覆写的方式。在该方式中，在更新了擦除块的任意位置的数据的情况下，需要在从该擦除块暂时保存全部数据而对块实施擦除处理之后，再次以块为单位写入更新后的数据。
另一方面，在“追记方式”中，进行以页为单位的数据写入。在该方式中，在更新了数据的情况下，对该数据所在的块页附加标记(无效数据)，并将更新后的数据配置于其他块(也可以为同一块)的其他页。
发明内容
本发明的实施方式提供能够抑制分段存储(fragmentation)的发生、有利于存储器的有效利用的存储器管理装置、信息处理装置及存储器管理方法。
本发明的一种实施方式，是对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理的存储器管理装置，其具有分配部和控制部。前述分配部在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配。前述控制部将所分配的数据通过追记方式写入于前述非易失性半导体存储器。
本发明的另一实施方式，是信息处理装置，其具备对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理的存储器管理装置和经由总线与前述存储器管理装置电连接的处理器，其中，前述存储器管理装置具有分配部和控制部。前述分配部在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配。前述控制部将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
本发明的另一实施方式是对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理的方法，其在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配，将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
根据本发明的实施方式，能够抑制分段存储的发生，能够提供有利于存储器的有效利用的存储器管理装置、信息处理装置及存储器管理方法。
附图说明
图1是表示实施方式的信息处理装置的整体结构例的系统框图；
图2是表示图1中的处理部的块选择部的框图；
图3是表示本实施方式的着色表的构成例的图；
图4是表示实施方式的存储器管理装置的数据写入工作的流程图；
图5是表示实施方式的存储器管理装置的无用单元收集(garbagecollection)工作的流程图；
图6是表示实施方式的数据写入工作后的物理块(PEB)的图；
图7是表示实施方式的对更新频率高的数据进行更新后的物理块(PEB)的图；
图8是表示比较例的通过覆写方式进行的数据写入工作后的物理块(PEB)的图；
图9是表示比较例的通过覆写方式进行的对更新频率高的数据进行更新后的物理块(PEB)的图；以及
图10是表示本实施方式及比较例中的废(dirty)区域大小的图。
具体实施方式
以下，关于实施方式参照附图进行说明。另外，在该说明中，在全部附图中对共同的部分附加相同的参考符号。
[实施方式]
<1.结构例>
1-1.整体结构例
首先，使用图1，关于该实施方式的信息处理装置的整体结构例进行说明。图1是表示本实施方式的信息处理装置1的结构的一例的系统框图。
如图所示，信息处理装置1例如由SoC(System-on-a-Chip，片上系统)构成。信息处理装置1具备处理器P1～P4、次级高速缓冲存储器L2、总线2、存储器管理装置3。
处理器P1～P4分别具备初级高速缓冲存储器L1-1～L1-4、MMU41～44。作为处理器P1～P4，虽然可使用例如CPU(Central ProcessingUnit，中央处理单元)，但是也可使用MPU(Micro Processor Unit，微处理器单元)、GPU(Graphic Processor Unit，图形处理器单元)等其他处理单元。虽然在该图1中，处理器P1～P4的数量为4，但是处理器的数量只要为1以上即可。
处理器P1～P4共享次级高速缓冲存储器L2，并经由总线2与存储器管理装置3电连接。
存储器管理装置3与外部的易失性半导体存储器5、非易失性半导体存储器61～6n电连接。处理器P1～P4经由存储器管理装置3，可以访问易失性半导体存储器5、非易失性半导体存储器61～6n。
处理器P1～P4与存储器管理装置3连接为，可以通过总线2发送接收数据。此外，例如，处理器P1～P4与存储器管理装置3可以非同步地工作，在由处理器P1～P4执行处理期间，存储器管理装置3对于非易失性半导体存储器61～6n能够执行损耗平衡(wear levelling)、无用单元收集、压缩。
另外，虽然在本实施方式中，信息处理装置1与易失性半导体存储器5及非易失性半导体存储器61～6n是不同芯片，但是也可以形成为在信息处理装置1内包括易失性半导体存储器5及非易失性半导体存储器61～6n的结构。
在存储器管理装置3的内部，具备处理部7。作为该处理部7，虽然可使用例如MPU，但是也可以使用其他的处理单元。
处理部7对用于使用非易失性半导体存储器61～6n的各种处理，基于软件8进行控制。在本实施方式中，也可以由处理器P1～P4和处理部7分担执行对于非易失性半导体存储器61～6n的处理。例如，软件8存储于非易失性半导体存储器61～6n，在启动时通过处理部7从非易失性半导体存储器61～6n读出并执行。
易失性半导体存储器5和非易失性半导体存储器61～6n作为主存储器而使用。在本实施方式中，由非易失性半导体存储器61～6n确保充分的存储量。非易失性半导体存储器61～6n的存储容量比易失性半导体存储器5大。而且，在易失性半导体存储器5中，从非易失性半导体存储器61～6n高速缓存例如最近访问的数据、使用频率高的数据等访问可能性高的数据。在处理器P1～P4访问易失性半导体存储器5的情况下，在访问对象数据不存在于易失性半导体存储器5时，在非易失性半导体存储器61～6n与易失性半导体存储器5间执行数据传送。这样，通过使易失性半导体存储器5与非易失性半导体存储器61～6n相组合而使用，作为主存储器可以使用比易失性半导体存储器5的存储容量大的存储空间。
在本实施方式中，设定易失性半导体存储器5例如是DRAM(DynamicRandom Access，动态随机存储器)。但是，作为易失性半导体存储器5，也可以代替DRAM，而使用FPM-DRAM(Fast Page Mode，快页模式)、EDO-DRAM(Extended Data Out DRAM，扩展数据输出DRAM)、SDRAM(Synchronous DRAM，同步DRAM)等在计算机中用作为主存储器的存储器。此外，只要可以进行DRAM程度的高速随机访问，且可访问上限次数无实质的限制，则也可以取代易失性半导体存储器5，而使用MRAM(Magnetoresistive Random Access Memory，磁阻随机存储器)、FeRAM(Ferroelectric Random Access Memory，铁电随机存储器)等非易失性随机存储器。
在本实施方式中，设定非易失性半导体存储器61～6n例如是NAND型闪速存储器。但是，非易失性半导体存储器61～6n也可以使用例如NOR型闪速存储器等其他非易失性半导体存储器。
易失性半导体存储器5容量比非易失性半导体存储器61～6n小(例如128M字节～4G字节等)，但是可以高速地进行访问。
非易失性半导体存储器61～6n容量比易失性半导体存储器5大(例如32G字节～512G字节等)，但是访问时间长。此外，非易失性半导体存储器61～6n在数据的写入中，需要暂时擦除数据，并写入。非易失性半导体存储器61～6n在最大写入次数(例如1万次、3万次等)方面存在限制，若超过该次数，则出错率上升，作为设备存在无法保证正确的数据写入的情况。此外，在本例的情况下，对于非易失性半导体存储器61～6n，通过“追记方式”，进行数据写入工作。
在此，“追记方式”以页为单位进行数据写入。在该追记方式下，在更新了数据的情况下，对该数据所在的块页附加标记(无效数据)，并将更新后的数据配置于其他块(也可以为同一块)的其他页。换言之，将成为这样的无效数据的区域称为废(Dirty)区域(无效数据区域)。
因为若废(Dirty)区域增大，则更加需要后述的无用单元收集工作，所以会发生分段存储。换言之，分段存储是因废区域的增加而有效区域减少的现象。因为发生这样的分段存储，所以进行无用单元收集。
在信息处理装置1中，通过处理器P1～P4，执行OS9及应用等软件10。
通过处理器P1～P4，执行信息处理装置1中的OS9及应用等软件10。
OS9及软件10例如存储于初级高速缓冲存储器L1-1～L1-4、次级高速缓冲存储器L2、易失性半导体存储器5、非易失性半导体存储器61～6n，在信息处理装置1的工作时，其通过处理器P1～P4被读出。
非易失性半导体存储器61～6n的物理地址空间量的访问频率信息由OS9及软件10所利用，以表形式，通过着色表作为着色信息而被进行管理。在此，所谓访问频率信息，表示以页大小为单位的访问频率。OS9基于程序自身所具有的特征例如程序的配置于文本区域、栈区域、堆区域、数据区域的数据的区别而确定访问频率信息，并使用着色表进行管理。关于详情，在后面描述。
1-2.块选择部的结构例
接着，使用图2，关于该实施方式的存储器管理装置3所具有的块选择部的结构例进行说明。
如图所示，在本例的情况下，块选择部(处理部)77配置于存储器管理装置3中的处理部(MPU)7。但是，并不限于该例，块选择部77既可以安装于NAND闪速存储器61～6n的未图示的存储器控制器上，当然也可以安装于MTD(Memory Technology Device，存储技术设备)用的FS(FileSystem，文件系统)(例如，NAND型闪速存储器用的文件系统)上等。
块选择部77具备数据分配部78、写缓冲器A～E(LA～LE)及GC用写缓冲器A～C(GCLA～GCLC)，以后述的着色表为基础而选定数据的NAND闪速存储器61～6n上的写入目的物理块。
数据分配部78在向NAND闪速存储器61～6n的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行NAND闪速存储器61～6n上的写入区域的分配，选择与表示数据的更新频率及擦除频率的变量对应地配置的写缓冲器A～E(LA～LE)。数据的更新频率及擦除频率，以着色表为基础而生成。关于详情，在后面描述。此外，数据分配部78关于GC用写缓冲器A～C(GCLA～GCLC)也同样地进行选择。关于详情，在后面描述。
写缓冲器A～E(LA～LE)对应于表示根据着色表而计算出的更新频率的变量(0～n的范围)，配置n个。换言之，各写缓冲器A～E(LA～LE)对应于表示更新频率的变量。在本例的情况下，对应于表示更新频率的变量，示出配置5个写缓冲器A～E(LA～LE)的例子。
关于GC用写缓冲器A～C(GCLA～GCLC)，也与上述写缓冲器同样地，对应于表示基于着色表而计算出的更新频率的变量，配置多个(在本例中，是3个)。
块选择部77在上述结构中，通过追记方式，以任意的定时(在对MPU未分派任务时)，对写缓冲器A～E(LA～LE)及GC用写缓冲器A～C(GCLA～GCLC)的内容，向逻辑块(LEB)进行数据的非同步写入。另外，在要向逻辑块(LEB)写入写缓冲器A～E(LA～LE)及GC用写缓冲器A～C(GCLA～GCLC)的内容时，在逻辑块(LEB)没有空闲区域的情况下，交换对应于各写缓冲器的逻辑块。关于详情，通过后述的工作流程进行详述。
1-3.着色表的构成例
接着，使用图3，关于该实施方式的着色表的构成例进行说明。着色表22例如配置于用作为主存储器的易失性半导体存储器5和/或非易失性半导体存储器61～6n等。另外，着色表22例如也可以由设置于存储器管理装置3的RAM(未图示)所保存。
如图所示，本实施方式的着色表22对以处理器P1～P4的物理地址(非易失性半导体存储器及易失性半导体存储器的逻辑地址)为基础而生成的每一索引赋予着色信息。在此，处理器P1～P4将处理器P1～P4的逻辑地址变换为处理器P1～P4的物理地址(非易失性半导体存储器及易失性半导体存储器的逻辑地址)，并发送给存储器管理装置3。
被赋予着色信息的数据的数据大小单位例如是读出、写入的最小单位。例如，读出、写入的最小单位是NAND型闪速存储器61～6n的页大小。以下，作为通过着色表22被对应着色信息的数据的数据大小是页大小的情况进行说明，但是并非限定于此。着色表22对每一数据对应着色信息，以条目为单位存储着色信息。对着色表22的各条目，附加索引。所谓索引，是以数据的逻辑地址为基础而生成的值。
例如，上述存储器管理装置3、块选择部77、数据分配部78等，若被提供指定数据的逻辑地址，则参照根据对应于逻辑地址的索引被进行管理的条目而获得着色表22中的数据的着色信息。然后，基于该着色信息，确定易失性存储器(DRAM)5、非易失性存储器(多值存储器(MLC：MultiLevel Cell，多级单元)、2值存储器(SLC：Single Level Cell，单级单元))61～6n的配置。进而，分别在上述非易失性存储器(多值存储器(MLC：Multi Level Cell，多级单元)、2值存储器(SLC：Single Level Cell，单级单元))61～6n内，进行本例的数据分配。关于详情，后面描述。
着色信息是用作为确定各数据在主存储器64上的配置区域的基准的信息，包括静态色彩信息和动态色彩信息。静态色彩信息是基于被赋予着色信息的该数据的特性(数据属性)而生成的信息，是成为确定该数据在非易失性存储器61～6n等中的数据配置(写入)区域的线索的信息。动态色彩信息是包含数据的读出、写入的次数及频率的至少一方的信息。
静态色彩信息包含：该数据的重要度、表示静态写入频率的值SW_color、表示静态读出频率的SR_color、数据寿命SL_color、数据的生成时刻ST_color。
所谓重要度，是基于数据的种类等推测该数据的重要性而设定的值。重要度例如根据在文件系统中保存的文件的特性或由程序一次使用的区域的特性而推测。
所谓静态写入频率SW_color，是基于数据的种类等推测该数据被写入的频率而设定的值。例如，被推测为写入频率越高的数据，静态写入频率SW_color被设定越高的值。在本例的情况下，上述数据分配部78参照着色表22中的静态写入频率SW_color作为表示更新频率的变量，并基于该变量对写缓冲器A～E(LA～LE)进行数据的分配。并不限于此，数据分配部78也可以将静态写入频率SW_color近似为表示更新频率的变量而使用减少了等级的变量，进行数据分配。
所谓静态读出频率SR_color，是基于数据的种类等推测该数据被读出的频率而设定的值。例如，被推测为读出频率越高的数据，静态读出频率SR_color被设定越高的值。
所谓数据寿命SL_color，是基于数据的种类等推测该数据不被擦除地作为数据使用的期间(数据的寿命)而设定的值。
所谓静态色彩信息，是通过生成数据的程序(进程)静态地预先确定的值。另外，子OS也可以基于数据的文件扩展符或文件头等，预测静态色彩信息。
动态色彩信息包含数据的写入次数DWC_color、数据的读出次数DRC_color。
所谓数据的写入次数DWC_color，是该数据被写入至非易失性存储器61～6n的次数。
所谓数据的读出次数DRC_color，是该数据从非易失性存储器61～6n被读出的次数。存储器管理装置3通过数据的写入次数DWC_color，按每数据管理该数据被写入至非易失性存储器61～6n的次数。通过数据读出次数DRC_color，存储器管理装置3按每数据管理该数据从非易失性存储器61～6n被读出的次数。如前所述，非易失性存储器61～6n用作为主存储器。因此，由处理器P1～P4处理的数据，被写入于非易失性存储器61～6n，从非易失性存储器61～6n被读出。
存储器管理装置3，在每次数据被写入时，使该数据的写入次数DWC_color递增。另外，存储器管理装置3，在每次数据被读出时，使该数据的读出次数DRC_color递增。
如上所述，数据的更新频率根据着色表22而计算。另外，在本实施方式中，所谓“更新频率”，指通过处理器P1～P4等改变(更新)数据的频率。
进而，在本实施方式中，在后述的无用单元收集工作时，通过参照着色表22中的数据写入次数DWC_color及数据读出次数DRC_color，参照记录非易失性存储器61～6n的数据写入及数据读出的时刻，进行GC用写缓冲器A～C(GCLA～GCLC)的数据分配。因此，将由GC用写缓冲器A～C(GCLA～GCLC)使用的最终访问时刻附加到着色表22中的数据写入次数DWC_color及数据读出次数DRC_color。在上述最终访问时刻，记录最后进行数据写入及数据读出的时刻。
<2.数据写入工作>
2-1.数据写入工作流程
接着，按照图4，关于本实施方式的信息处理装置的数据写入工作进行说明。
(步骤ST11)
如图所示，首先，在步骤ST11时，块选择部77中的数据分配部78参照上述图3所示的着色表22。更具体地，在本例的情况下，数据分配部78参照着色表22中的静态写入频率SW_color作为表示更新频率的变量。
(步骤ST12)
接着，在步骤ST12时，数据分配部78基于所参照的着色表22，计算表示更新频率的变量。更具体地，数据分配部78基于所参照的上述静态写入频率SW_color，计算表示更新频率的变量(在本例的情况下，变量：0～4)。但是，并不限于本例的情况，数据分配部78也可以计算将静态写入频率SW_color近似为表示更新频率的变量而减少了等级的变量。例如，所谓上述将静态写入频率SW_color近似为表示更新频率的变量而减少了等级的变量，在配置4个第1～第4写缓冲器、变量成为0～7的情况下，指使变量0～1对应于第1缓冲器、使变量2～3对应于第2缓冲器、使变量4～5对应于第3缓冲器、使变量6～7对应于第4缓冲器、分别减少了等级的变量。
(步骤ST13)
接着，在步骤ST13时，数据分配部78基于在上述步骤ST12中计算出的表示更新频率的变量，确定对应于该变量的写缓冲器。
在本例的情况下，数据分配部78基于在上述步骤ST12中计算出的表示更新频率的变量(0～4)，确定对应于变量(0～4)的写缓冲器AE(LA～LE)。表示更新频率的变量(0～4)，在本例的情况下设定为，变量依次变得越大更新频率变得越低。因此，对应于变量(0～4)的写缓冲器AE(LA～LE)，更新频率依次变低。即，在本例的情况下，对写缓冲器A(LA)分配更新频率最高的数据。
(步骤ST14)
接着，在步骤ST14时，块选择部77关于对应于写缓冲器AE(LA～LE)的逻辑块(LEB)的空闲区域是否充分进行判定。
(步骤ST15)
接着，在步骤ST15时，块选择部77，当在上述步骤ST14时判定为逻辑块(LEB)的空闲区域不充分(否)的情况下，改变相对应的逻辑块(LEB)，并再次返回到上述步骤ST14。
(步骤ST16)
接着，在步骤ST16时，块选择部77，当在上述步骤ST14时判定为逻辑块(LEB)的空闲区域充分(是)的情况下，通过“追记方式”，对逻辑块(LEB)进行分配给了写缓冲器AE(LA～LE)的数据的写入指示(结束)。
另外，接着，以追记方式写入于逻辑块(LEB)的数据，通过参照未图示的逻辑物理变换表，通过同样的“追记方式”写入于非易失性存储器61～6n的相对应的物理地址的物理块。
如上所述，关于写入对象数据，基于关于写入对象数据的通过数据属性所确定的写入频率的信息，分配非易失性存储器61～6n上的写入区域。
2-2.无用单元收集工作流程
接着，按照图5，关于本实施方式的信息处理装置的无用单元收集工作进行说明。
在本实施方式中，关于数据的无用单元收集(GC：Garbage collection)，也使用上述着色表22进行数据分配，以追记方式进行数据写入。在此，在以“追记方式”写入的数据被更新了的情况下，对该数据所在的块页附加标记(无效数据)，并将更新后的数据配置于其他块(也可以为同一块)的其他页。换言之，成为这样的无效数据的区域，成为废(Dirty)区域。因此，在逻辑块(LEB)中的废(Dirty)区域增加了的情况下，通过无用单元收集，指示为将未成为无效数据的有效数据以追记方式向其他逻辑块(LEB)写入，并移动。其结果，是如下处理：以废区域正在增加的逻辑块(LEB)为擦除对象，使废区域正在增加的逻辑块成为可以再利用。通过无用单元收集工作，因为非易失性存储器61～6n的有效利用区域增加，所以能够进一步改善分段存储。
在本例的情况下，该无用单元收集工作在存储器管理装置3中的处理部(MPU)7为空闲状态时启动。
(步骤ST21)
如图所示，首先，在步骤ST21时，块选择部77中的数据分配部78判定信息处理装置系统1的整体的废区域是否为阈值以上。在判定为信息处理装置系统1的整体的废区域并非为阈值以上的情况下(否)，判定为不需要无用单元收集工作，并结束该工作(结束)。此时的阈值可以根据需要而改变。更具体地，数据分配部78例如根据非易失性存储器61～6n的整体之中的废区域是否为百分之50以上进行判定。
(步骤ST22)
接着，在步骤ST22时，当在上述步骤ST21中判定为信息处理装置系统1的整体的废区域为阈值以上的情况下(是)，数据分配部78检索主存储器中的废区域的逻辑块(LEB)。更具体地，数据分配部78例如将存在数据的逻辑块的列表确保在非易失性存储器61～6n上，并线性地检索对应于该列表的条目的逻辑块。
(步骤ST23)
接着，在步骤ST23时，数据分配部78通过参照着色表22，参照无用单元收集对象数据的最终访问时刻。更具体地，通过参照着色表22中的数据写入次数DWC_color及数据读出次数DRC_color，参照记录无用单元收集对象数据的数据写入及数据读出的时刻。
(步骤ST24)
接着，在步骤ST24时，数据分配部78根据在上述步骤ST23时所参照的最终访问时刻，预测更新可能性。更具体地，在本例的情况下，根据所参照的最终访问时刻，预测3种更新可能性(大、中、小)。
例如，该步骤ST24时的本例情况下的上述3种更新可能性，如以下那样来判定。
<更新可能性的预测方法例>
最终更新时刻为之前1天以上的情况   ：更新可能性小
最终更新时刻为之前12小时以上的情况：更新可能性中
其以外的情况                      ：更新可能性大
(步骤ST25)
接着，在步骤ST25时，数据分配部78，当在上述步骤ST23时预测为更新可能性“大”的情况下，选择GC用写缓冲器A(LA)。
(步骤ST26)
接着，在步骤ST26时，数据分配部78，当在上述步骤ST23时预测为更新可能性“中”的情况下，选择GC用写缓冲器B(LB)。
(步骤ST27)
接着，在步骤ST27时，数据分配部78，当在上述步骤ST23时预测为更新可能性“小”的情况下，选择GC用写缓冲器C(LC)。
(步骤ST28)
接着，在步骤ST28时，块选择部77判定对应于GC用写缓冲器A～C(GCLA～GCLC)的逻辑块(LEB)的空闲区域是否充分。
(步骤ST29)
接着，在步骤ST29时，块选择部77，当在上述步骤ST28中判定为对应于GC用写缓冲器A～C的逻辑块(LEB)的空闲区域不充分的情况下(否)，改变相对应的逻辑块(LEB)。
(步骤ST30)
接着，在步骤ST30时，块选择部77，当在上述步骤ST28中判定为对应于GC用写缓冲器A～C的逻辑块(LEB)的空闲区域充分的情况下(是)，同样地，通过追记方式，对逻辑块(LEB)进行分配给了GC用写缓冲器A～C的数据的写入，并结束该工作(结束)。
另外，接着，以追记方式写入于逻辑块(LEB)的数据，通过未图示的存储器控制器，通过参照逻辑物理变换表，通过同样的“追记方式”写入于非易失性存储器61～6n的相对应的物理地址的物理块。
如上所述，在本实施方式中，在无用单元收集工作时，在通过参照着色表22，根据最后访问的时刻预测今后访问的可能性的基础上，能够确定移动目的逻辑块(LEB)。这是因为，最后访问的时刻越最接近，越能够判断为今后更新的可能性高。因此，因为除了上述本例的追记方式的数据写入工作之外，还通过该无用单元收集工作，增加非易失性存储器61～6n的有效利用的区域，所以能够进一步改善分段存储。
<3.作用效果>
根据本实施方式的存储器管理装置、信息处理装置及存储器管理方法，至少可得到下述(1)～(2)的效果。
(1)能够抑制分段存储的发生，有利于存储器的有效利用。
如上所述，本例的存储器管理装置3在数据写入工作时，数据分配部78根据通过参照着色表22得到的数据的属性，预测数据的更新频率，并基于变量，确定对应于该变量的写缓冲器(ST13)。另外，在确定对应于变量的写缓冲器时，并不限于数据的更新频率，而也可以用数据的擦除频率等。
在本例的情况下，数据分配部78基于在上述步骤ST12中计算出的表示更新频率的变量(0～4)，确定对应于变量(0～4)的写缓冲器A～E(LA～LE)。表示更新频率的变量(0～4)在本例的情况下设定为，变量依次变得越大更新频率变得越低。因此，对应于变量(0～4)的写缓冲器A～E(LA～LE)更新频率依次变低。即，在本例的情况下，写缓冲器A(LA)被分配更新频率最高的数据。
进而，存储器管理装置3通过“追记方式”，对逻辑块(LEB)进行分配给了写缓冲器A～E(LA～LE)的数据的写入(ST16)。
其结果，在非易失性存储器61～6n，在相对应的物理地址的物理块(PEB)，通过同样的追记方式，与更新频率相应的数据按每块集中而写入。
例如，通过本例的追记方式进行的数据写入后的物理块(PEB)，如图6所示。
如图所示，在物理块1(PEB1)，更新频率低的数据B1～B3分别写入至物理地址PAA00～PAA11。
在物理块2(PEB2)，更新频率低的数据B4写入至物理地址PAA00。
物理块3(PEB3)为空闲物理块。
在物理块4(PEB4)，更新频率更高的数据A1～A3分别写入至物理地址PAA00～PAA11。
在物理块5(PEB5)，更新频率更高的数据A4写入至物理地址PAA00。
这样，根据本例的追记方式的数据写入工作，能够根据更新频率按非易失性存储器61～6n的每一物理块(PEB)分配数据。
另外，本例的存储器管理装置3，在无用单元收集工作时，也使用着色表22进行数据分配(ST24)，以追记方式进行数据写入(ST30)。
上述步骤ST24时的使用着色表22的数据分配，通过根据所参照的最终访问时刻预测更新可能性而进行。更具体地，在本例的情况下，根据所参照的最终访问时刻，预测以下的3种更新可能性(大、中、小)，并分别对GC用写缓冲器A～C(GCLA～GCLC)进行分配。
其结果，例如，本例的对数据A(更新频率高)进行了更新后的物理块(PEB)如图7所示。
如图所示，首先，在集中分配了更新频率高的数据A1～A4的物理块4(PEB4)及物理块5(PEB5)，因为数据A1～A4被更新，所以数据A1～A4比数据B1～B4更先移动至其他的物理块(在此未图示)。
接着，在集中分配了更新频率低的数据B1～B4的物理块1(PEB1)及物理块2(PEB2)，因为数据B1～B4被更新，所以数据B1～B4继数据A1～A4之后，移动至其他的物理块(在此未图示)。
这样，在追记方式中，因为根据更新频率而分配的数据按每物理块集中写入，所以能够抑制废区域的产生，能够防止分段存储的发生。
[比较例]
另一方面，作为比较例，在追记方式中，不如本例那样基于上述数据属性进行数据分配的情况下的数据写入后的物理块(PEB)，例如如图8所示。
如图所示，在比较例中，并不按每更换频率分配数据，而将数据写入于物理块。
因此，例如，在物理块1(PEB1)，更新频率低的数据B1、B2及更新频率高的数据A1随机地写入于物理地址PAA00～PAA11。
在物理块2(PEB2)，更新频率低的数据B3、B4及更新频率高的数据A2随机地写入于物理地址PAA00等。
在物理块3(PEB3)，仅更新频率高的数据A1写入于物理地址PAA00。
在物理块4(PEB4)，仅更新频率高的数据A4写入于物理地址PAA11。
物理块5(PEB5)为空闲物理块。
这样，根据比较例的数据写入工作，不按更新频率分配数据，而对物理块(PEB)写入数据。
其结果，此后，随机写入于物理块(PEB)的数据，因为按每更新频率而移动至其他块，所以每次更新都会产生随机的废区域。
例如，比较例的对数据A(更新频率高)进行了更新后的物理块(PEB)，如图9所示。
如图所示，首先，因为更新频率高的数据A1～A4在所写入的物理块1～4(PEB1～PEB4)中被更新，所以数据A1～A4比数据B1～B4更先移动至其他物理块(在此未图示)。
因此，在废区域增大、发生分段存储这一点上是不利的。
例如，在图示的比较例中，若更新频率高的数据A1～A4被更新，则在物理块1、2(PEB1、2)中，因为2个废区域增大，所以会发生分段存储。这样的情况在后续的数据B1～B4的更新的情况下也可同样地发生。
(2)能够提高写入效率(WA)及信息处理装置1的系统整体的性能。
如上所述，本例的存储器管理装置3在无用单元收集工作时，也使用着色表22进行数据分配(ST24)，以追记方式进行数据写入(ST30)。
上述步骤ST24时的使用着色表22的数据分配，通过根据所参照的最终访问时刻预测更新可能性而进行。更具体地，在本例的情况下，根据所参照的最终访问时刻，预测以下的3种更新可能性(大、中、小)，并分别对GC用写缓冲器A～C(GCLA～GCLC)进行分配。
<更新可能性的预测方法例>
最终更新时刻为之前1天以上的情况   ：更新可能性小
最终更新时刻为之前12小时以上的情况：更新可能性中
其以外的情况                      ：更新可能性大
分配给GC用写缓冲器A～C(GCLA～GCLC)的数据，与上述同样地，通过追记方式写入至非易失性存储器61～6n的物理快(PEB)。
因此，除了上述数据写入工作之外，在将无效数据多的物理块中的有效数据移动到其他物理块，并可以擦除无效数据多的物理块，能够增加非易失性存储器61～6n中的有效区域这一点上是有利的。
在此，从写入效率(WA：Write Amplification)提高的观点来看，并不期望无用单元收集过多的情况。这是因为，由于若无用单元收集增加，则需要增加依非易失性存储器(NAND型闪速存储器)61～6n的特性和/或系统的安装方式而产生的写入，所以写入效率(WA)会降低。另外，若无用单元收集多发，则关于无用单元收集处理需要大量使用MMU41～MMU44，导致信息处理装置1的系统整体的性能劣化。
例如，在上述图9所示的比较例的情况下，因为通过覆写方式，对物理块(PEB)写入数据，所以在物理块1、2(PEB1、2)产生2个废区域。其结果，每次产生废区域，都需要无用单元收集工作，在写入效率(WA)降低、信息处理装置1的系统整体的性能劣化这一点上，是不利的。
相对于此，在本例中，如上述图7所示，因为分配给GC用写缓冲器A～C(GCLA～GCLC)的数据通过追记方式写入至非易失性存储器61～6n的物理快(PEB)，所以由于能够抑制废区域的产生，从而无用单元收集工作也不会变多。其结果，在能够提高写入效率(WA)、能够提高信息处理装置1的系统整体的性能这一点上，是有利的。
更具体地，本实施方式及比较例中的废区域大小，例如如图10所示。在图10中，在时间(1/10分钟)与数据量(字节)的关系方面，实线表示本例(有上述分段存储抑制)的情况，虚线表示比较例(无上述分段存储抑制)的情况。在此，在图10中，在时间7(1/10分钟)附近，之所以废区域的数据量都变小，是因为若擦除有效数据，则存在废区域暂时被释放的情况。
如图所示，可以看出，在任何时间(1～15(1/10分钟))，本例这一方相比于比较例，都能够大量减少废区域的数据量。
虽然说明了几种实施方式，但是这些实施方式仅是作为例子而呈现的，而并不是要限定本发明的范围。事实上，这里描述的新实施方式也可以以其他各种方式实施，进而，在不脱离本发明的思想的范围，可以对这里描述的实施方式进行各种省略、置换和变形。所附权利要求及其均等的范围旨在覆盖这样的方式或变形以落入本发明的范围和思想。

Claims (16)

1.一种对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理的存储器管理装置，包括：
分配部，其在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配；以及
控制部，其将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
2.根据权利要求1所述的存储器管理装置，其中：
前述分配部，在前述非易失性半导体存储器上的数据的无用单元收集工作时，关于无用单元收集对象数据，基于关于该数据最终被访问的时刻的信息，进行前述非易失性半导体存储器上的该数据的移动目的地的分配；
前述控制部将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
3.根据权利要求1所述的存储器管理装置，还包括：
多个写缓冲器，其对应于变量而配置，所述变量在前述数据写入工作时，基于关于通过前述数据属性所确定的写入频率的信息而计算出。
4.根据权利要求3所述的存储器管理装置，其中：
前述分配部对前述多个写缓冲器，基于前述计算出的变量而分配数据。
5.根据权利要求2所述的存储器管理装置，还包括：
多个无用单元用写缓冲器，其在前述无用单元收集工作时，对应于更新可能性而配置。
6.根据权利要求5所述的存储器管理装置，其中：
前述分配部基于前述更新可能性，对相对应的前述多个无用单元用写缓冲器分配数据。
7.根据权利要求3所述的存储器管理装置，其中：
前述分配部使用前述数据属性的信息中的静态写入频率作为表示更新频率的变量，或使用将前述静态写入频率近似为表示更新频率的变量而减少了等级的变量，对前述多个写缓冲器进行数据分配。
8.一种信息处理装置，包括：
存储器管理装置，其对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理；以及
处理器，其经由总线与前述存储器管理装置电连接；
其中，前述存储器管理装置包括：
分配部，其在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配；以及
控制部，其将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
9.根据权利要求8所述的信息处理装置，其中：
前述分配部，在前述非易失性半导体存储器上的数据的无用单元收集工作时，关于无用单元收集对象数据，基于关于该数据最终被访问的时刻的信息，进行前述非易失性半导体存储器上的该数据的移动目的地的分配；
前述控制部将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
10.根据权利要求8所述的信息处理装置，还包括：
多个写缓冲器，其对应于变量而配置，所述变量在前述数据写入工作时，基于关于通过前述数据属性所确定的写入频率的信息而计算出；
前述分配部对前述多个写缓冲器，基于前述计算出的变量而分配数据。
11.根据权利要求9所述的信息处理装置，还包括：
多个无用单元用写缓冲器，其在前述无用单元收集工作时，对应于前述更新可能性而配置；
前述分配部基于前述更新可能性，对相对应的前述多个无用单元用写缓冲器分配数据。
12.根据权利要求10所述的信息处理装置，其中：
前述分配部使用前述数据属性的信息中的静态写入频率作为表示更新频率的变量，或使用将前述静态写入频率近似为表示更新频率的变量而减少了等级的变量，对前述多个写缓冲器进行数据分配。
13.一种对具备非易失性半导体存储器和易失性半导体存储器的主存储器进行管理的方法，包括：
在向前述非易失性半导体存储器的数据写入工作时，关于写入对象数据，基于关于该数据的通过数据属性所确定的写入频率的信息，进行前述非易失性半导体存储器上的写入区域的分配；以及
将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
14.根据权利要求13所述的方法，还包括：
在通过前述追记方式写入于前述非易失性半导体存储器之前，判定前述非易失性半导体存储器上的写入区域的空闲区域是否充分；以及
在判定为前述空闲区域不充分的情况下，改变前述写入区域。
15.根据权利要求13所述的方法，还包括：
在前述非易失性半导体存储器上的数据的无用单元收集工作时，关于无用单元收集对象数据，基于关于该数据最终被访问的时刻的信息，进行前述非易失性半导体存储器上的该数据的移动目的地的分配；以及
将前述所分配的数据通过追记方式写入于前述非易失性半导体存储器。
16.根据权利要求15所述的方法，还包括：
在通过前述追记方式写入于前述非易失性半导体存储器之前，判定前述非易失性半导体存储器上的写入区域的空闲区域是否充分；以及
在判定为前述空闲区域不充分的情况下，改变前述写入区域。
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