WO2015114829A1 - 情報処理装置 - Google Patents

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WO2015114829A1
WO2015114829A1 PCT/JP2014/052440 JP2014052440W WO2015114829A1 WO 2015114829 A1 WO2015114829 A1 WO 2015114829A1 JP 2014052440 W JP2014052440 W JP 2014052440W WO 2015114829 A1 WO2015114829 A1 WO 2015114829A1
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memory
host
information processing
processing apparatus
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洋 内垣内
三浦　誓士
健三 黒土
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株式会社日立製作所
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    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays

Definitions

  • the present invention relates to an information processing apparatus and a computer suitable for high-speed processing of a large amount of data such as big data.
  • the data erasure unit (block) is larger than the data write unit, and data cannot be overwritten even if it is unnecessary data. For this reason, if the block is filled with necessary data and unnecessary data, new data cannot be written as it is.
  • the storage device controller when writing new data from the host (processor) to the storage device, if there is not enough writable area for random access, the storage device controller first transfers the necessary physically scattered data from each block. After reading, the block from which the data has been read is erased. Next, the controller of the storage device writes the read data to the erased block. As a result, a new writable area is generally secured. This process is called garbage collection.
  • Patent Document 1 for a storage device using a non-volatile memory, the storage device manages data separately based on the value of the logical address of the data, and stores data having similar logical address values in the same block. Techniques to do this are disclosed.
  • garbage collection occurs in a storage device that uses non-volatile memory
  • the host's read / write processing is awaited during garbage collection processing, resulting in performance degradation of the storage device, and garbage collection itself includes erasure processing.
  • the life of a storage device having an upper limit in the number of times is deteriorated.
  • an object of the present invention is to improve the efficiency of garbage collection in a low-cost and large-capacity nonvolatile memory, thereby speeding up data reading / writing of the storage device using the nonvolatile memory and further extending the life of the storage device. It is in.
  • the present invention is an information processing apparatus including a host that performs arithmetic processing and a memory subsystem connected to the host, wherein the host sends a write request including data and the type of data to the memory sub
  • the memory subsystem notifies the first memory and the size of the data erasure unit for erasing data is larger than the size of the data write unit, and has a larger data capacity than the first memory.
  • random access data and data other than random access are written to different erasure units of the second memory, and the random access data is stored in the second memory.
  • a memory unit that manages in units of writing and manages data other than the random access in units of erasure of the second memory. Having a system control module.
  • the present invention it is possible to provide a large-scale memory space necessary for analyzing a large amount of data such as big data at a low cost using a nonvolatile memory. Even if a request to read, write, or erase data continuously in a large data size unit and a random access request to a storage device using a nonvolatile memory and a random access request occur together, random access and other access Are stored in different erase units of the non-volatile memory. Thereby, the efficiency of garbage collection in the nonvolatile memory can be improved. Thus, high-speed data reading / writing can be realized, and the life of a storage device using a nonvolatile memory can be extended.
  • FIG. 1 is a block diagram illustrating an example of a memory subsystem according to a first embodiment of this invention.
  • FIG. 1 is a block diagram illustrating an example of a configuration of a chip, a block, and a page of a nonvolatile memory in a memory subsystem and an object to be read / written / erased according to the first embodiment of this invention.
  • FIG. 3 is a block diagram illustrating a first exemplary embodiment of the present invention and an example of a correspondence relationship between a chip, a block, and a page of a nonvolatile memory, a data group, and random access data.
  • FIG. 5 is a block diagram illustrating another example of a correspondence relationship between a chip, a block and a page of a nonvolatile memory, a data group, and random access data according to the first embodiment of this invention. It is a figure which shows the 1st Example of this invention and shows an example of a logical physical conversion table.
  • FIG. 4 is a flowchart illustrating an example of a data writing process according to the first embodiment of this invention. It is a block diagram which shows the 2nd Example of this invention and shows an example of the correspondence of the chip
  • FIG. 1 is a block diagram illustrating the overall configuration of a server (information processing apparatus) 10 that performs information processing.
  • the server (SVR) 10 includes a plurality of hosts (Host (1) 30-1 to Host (N) 30-N) that perform arithmetic processing, and interconnects that interconnect all the hosts 30-1 to 30-N ( Interconnect) 20 and a plurality of memory subsystems (MSS (1) to MSS (N)) 50-1 to 50-N connected to the respective hosts 30-1 to 30-N.
  • hosts Host (1) 30-1 to Host (N) 30-N
  • Interconnect Interconnect
  • MSS (1) to MSS (N) memory subsystems
  • the host 30 includes an arithmetic module (CPU) 40 that performs arithmetic processing, and one or more memories (DRAM) 43 connected to the memory controller 41 of the arithmetic module 40.
  • the arithmetic module 40 executes a program stored in the memory 43, reads information from the memory 43, and writes information into the memory 43 to execute processing.
  • All the hosts 30 can communicate with each other via the interconnect 20. Further, the host 30 can communicate with the memory subsystems 50 respectively connected via the interface 42 of the arithmetic module 40.
  • 1 shows an example in which the interface 42 is included in the arithmetic module 40, but the present invention is not limited to this example as long as the host 30 can perform data communication with the memory subsystem 50.
  • the interface 42 for example, PCI Express, DIMM, or the like can be adopted.
  • each of the memory subsystems 50-1 includes one memory subsystem control module (MSC) 60, one or more nonvolatile memories (NVM) 80-11 to 80ij, and one or more. Memory (DRAM) 72-1 to 72-p.
  • the memory subsystem control module 60 can communicate with the host 30-1, the non-volatile memory 80, and the memory 72. Note that since the memory subsystems 50-2 to 50-N have the same configuration as the memory subsystem 50-1, duplicate description will be omitted.
  • each of the nonvolatile memories 80-11 to 80ij is configured by one chip.
  • the data stored in the DRAM 72 can be saved to the nonvolatile memory 80 or the like at the time of power interruption by battery backup.
  • the memory 72 in the memory subsystem 50 is a memory for storing management information and the like, and is preferably a high-speed DRAM, but may be a memory such as an MRAM, a phase change memory, an SRAM, a NOR flash memory, or a ReRAM in addition to the DRAM. Further, data to be written to the nonvolatile memory 80 and data to be read may be temporarily stored and used as a cache of the nonvolatile memory 80.
  • the non-volatile memory 80 stores data written from the host 30, and the size of a data erasing unit such as an inexpensive and large-capacity NAND flash memory, phase change memory, or ReRAM is larger than the size of the data writing unit. It is memory.
  • FIG. 2 is a block diagram showing the memory subsystem 50 in more detail.
  • the memory subsystem 50 includes one memory subsystem control module (MSC) 60, nonvolatile memories (NVM (1, 1) to NVM (i, j)) 80-11 to 80ij, and memory (DRAM (1 ) To DRAM (p)) 72-1 to 72-p (i, j, p are natural numbers).
  • MSC memory subsystem control module
  • NVM nonvolatile memories
  • DRAM DRAM
  • p DRAM
  • the memory subsystem control module 60 includes a memory access control unit (DMAC) 62, a command buffer (C-BF) 66, a data buffer (D-BF) 65, an address buffer (A-BF) 64, and a metadata buffer.
  • DMAC memory access control unit
  • C-BF command buffer
  • D-BF data buffer
  • A-BF address buffer
  • M-BF 63
  • register (RG) 61 data control block
  • D-CTL_BLK data control block
  • NVMC (1) to NVMC (i)) 73-1 to 73-i DRAM control units
  • DRAMC (1) to DRAMC (p) 71-1 to 71-p.
  • the data control block 70 includes a data compression block (COMP_BLK) 69, a data classification block (CLSFY_BLK) 68, and a wear leveling block (WL_BLK) 67.
  • COMP_BLK data compression block
  • CLSFY_BLK data classification block
  • WL_BLK wear leveling block
  • the memory access control unit (DMAC) 62 is connected to the host 30, the command buffer 66, the data buffer 65, the address buffer 64, the metadata buffer 63, and the register 61 in FIG. 30) and relay communication.
  • DMAC memory access control unit
  • the command buffer 66 is a buffer that temporarily stores a data read command, a write command, an erase command, and the like.
  • the data buffer 65 is a buffer that temporarily stores data to be read and written.
  • the address buffer 64 is a buffer that temporarily stores data addresses in read, write, and erase commands from the host 30. The address buffer 64 can also temporarily store the data size.
  • the metadata buffer 63 is a group number of data in read, write and erase commands from the host 30, whether or not it is random access data, data type (graph data (CSR), analysis result (MSG), vertex information (VAL). ) And other metadata temporarily.
  • CSR graph data
  • MSG analysis result
  • VAL vertex information
  • the metadata is not limited to these, and may be other information.
  • the register 61 is a register that stores control information necessary for each control in the data control block 70 and can be read from the data control block 70.
  • the data control block 70 communicates with the register 61, the command buffer 66, the data buffer 65, the address buffer 64, and the metadata buffer 63, and controls the nonvolatile memory control unit 73 and the DRAM control unit 71.
  • Non-volatile memory control units NVMC (1) to NVMC (i)) 73-1 to 73-i are non-volatile memories (NVM (i, 1) to NVM (i, j)) 80-11 to 80-ij.
  • the data is read from the connected nonvolatile memory 80, the data is written, and the data is erased.
  • i is a natural number and represents a channel number, and each of the plurality of channels includes a data transfer bus (I / O) that can communicate independently.
  • J nonvolatile memories (NVM (i, 1), NVM (i, 2),..., NVM (i, j)) 80 belonging to one channel share a data transfer bus (I / O).
  • the nonvolatile memory control unit 73 determines whether each non-volatile memory 80 is processing data by acquiring a signal of a ready busy line (RY / BY) connected to each non-volatile memory 80. be able to.
  • the nonvolatile memory control unit 73 is connected to the data control block 70 and can communicate with each other.
  • the combination ij of the channel number i and the way number j can be used as an identifier for specifying the chip of the nonvolatile memory 80.
  • the DRAM controllers (DRAMC (1) to DRAMC (p)) 71-1 to 71-p are connected to the memories (DRAM (1) to DRAM (p)) 72-1 to 72-p, respectively. Data reading and data writing to the memory 72 are performed.
  • the DRAM controller 71 is connected to the data control block 70 and can communicate with each other.
  • the data capacity of the nonvolatile memory 80 is larger than the data capacity of the DRAM 72.
  • the data capacity per chip of the nonvolatile memory 80 is larger than the data capacity per chip of the DRAM 72.
  • the DRAM 72 is used.
  • any memory having a higher data transfer rate (number of bytes read / written per unit time) than the nonvolatile memory 80 may be used.
  • FIG. 3 is a block diagram illustrating an example of the configuration of the chip, block, and page of the nonvolatile memory 80 of the memory subsystem 50 and the processing target of read / write erasure.
  • the configuration of the non-volatile memory 80 and data read / write / erase processing will be described with reference to FIG.
  • Each non-volatile memory 80 is composed of N_blk blocks (BLK), and each block is composed of N_pg pages (PG).
  • N_blk and N_pg are natural numbers.
  • the data stored in the nonvolatile memory 80 is read in page units (data size), and when data is written to the nonvolatile memory 80, it is written in page units.
  • the data stored in the nonvolatile memory 80 is erased in units of blocks (data size).
  • the nonvolatile memory 80 When data is written to the non-volatile memory 80, data cannot be overwritten. For example, data can be written to a page (PG_e) in a block erased in FIG. 3 (Erase in the figure), but new data cannot be written to a page (PG_d) in which data has already been written.
  • the nonvolatile memory 80 has the following two characteristics.
  • Feature 1 The data size of the erase unit (block) is equal to or larger than the data size of the write unit (page).
  • FIG. 4 is a diagram illustrating an example of a graph constituting big data handled by the server 10.
  • the vertex number uniquely identifying each vertex is assigned to the vertex of the graph, and the edge of one graph connecting two vertices is between the two vertices at both ends of the edge. Represents a relationship.
  • Each vertex of the graph becomes the graph data to be analyzed.
  • the graph data is divided into groups according to the vertex numbers and is analyzed for each group.
  • FIG. 5 shows an example of a graph analysis sequence executed by the server 10.
  • the non-volatile memory 80 of the memory subsystem (MSS) 50 stores graph data (CSR), graph analysis results (MSG), and vertex information (VAL), which are divided into groups (Gr), respectively, by the host 30. It is read and written and processed. The following sequence is executed concurrently in N hosts 30 and memory subsystems 50.
  • the group (Gr) is a set of data classified according to the vertex number.
  • Time 1 First, the memory subsystem 50 stores the graph data (Read CSR Gr.1), the graph analysis result (Read MSG Gr.1), and the vertex information belonging to the group 1 stored in the nonvolatile memory 80. (Random Read / Write VAL) is read and transmitted to the host 30.
  • Reading of graph data (CSR) and graph analysis result (MSG) by the host 30 is sequential reading in the reading unit of the nonvolatile memory 80, but reading of the vertex information (VAL) is a fine 16-byte access unit. Random access at.
  • Time 3 Each host 30 transmits the result of the group 1 graph analysis to the other hosts 30. Each host 30 collects the results of the graph analysis sent from the other hosts 30 for each group and sends them to the memory subsystem 50. At the same time, each host 30 transmits the update result of the vertex information to the memory subsystem 50.
  • the memory subsystem 50 writes the result of the graph analysis among the data received from the host 30 to the nonvolatile memory 80 in the writing unit of the nonvolatile memory 80 (Write MSG (Gr. # At random) in the figure).
  • the memory subsystem 50 since the update result of the vertex information is transmitted to the memory subsystem 50 in a fine unit of 16 bytes, the memory subsystem 50 reads the writing unit of the nonvolatile memory 80 including the updated 16 bytes and updates only 16 bytes. Then, the Read-modify-write process for writing in the writing unit of the nonvolatile memory 80 is executed again. Alternatively, read-modify processing may be executed by the host 30 and transmitted from the host 30 to the memory subsystem 50 in units of writing in the nonvolatile memory 80 (Random Read / Write VAL).
  • the process and synchronization of this series of groups 1 to M is called a super step (SS), and after the synchronization, the process is repeated in order from group 1 again.
  • the graph analysis result (MSG) written in the memory subsystem 50 in the previous super step is read by the host 30 in the next super step. Graph analysis is performed by repeating this super step.
  • FIG. 6 is a diagram illustrating information transmitted to the memory subsystem 50 when the host 30 transmits read, write, and erase commands to the memory subsystem 50.
  • (A) Reading When the host 30 issues a read command for reading data from the memory subsystem 50 (Read), the host 30 indicates that it is a group number (Gr.) Of data to be read to the memory subsystem 50 or random access data. The metadata (random) to be shown and the data type (CSR / MSG / VAL) are transmitted. Alternatively, the host 30 transmits a logical address (Adr) and a read data size (size) to the memory subsystem 50. Based on the information received from the host 30, the memory subsystem 50 reads data from the non-volatile memory 80 and transmits the read data to the host 30.
  • C Erasing
  • the host 30 issues a data erasing command for the memory subsystem 50 (Erase)
  • the host 30 is a group number (Gr.) Of data to be erased to the memory subsystem 50 or random access data.
  • a data type CSR / MSG / VAL.
  • the host 30 transmits a logical address (Adr) and a data size to be deleted (size) to the memory subsystem 50.
  • the memory subsystem 50 erases data in the nonvolatile memory 80 based on the information received from the host 30.
  • the rewrite frequency corresponding to the type of data may be specified at the source level of the program that analyzes the graph. For example, by setting a period during which data is stored in the nonvolatile memory 80 at the source level, the host 30 can transmit the data rewrite frequency to the memory subsystem 50.
  • the data written to the register 61 is, for example, the number of groups of graph data to be analyzed.
  • the input of the data may be executed by a program executed by the host 30 or the data received by the server 10 from an external computer may be written into the register 61 by the host 30.
  • FIG. 7 is a block diagram showing an example of a correspondence relationship between a chip, a block and a page of the nonvolatile memory 80, a data group, and random access data.
  • the memory subsystem control module (MSC) 60 stores various management tables in the DRAM 72 of the memory subsystem 50, refers to the management table based on the data attribute (metadata) sent from the host 30, and Determine the writing destination.
  • LPT logical physical conversion table
  • API attribute physical conversion table
  • BLK_ST block management table
  • the write destination for each data attribute may be distributed and arranged in each channel (Ch.1 to Ch.i) of the nonvolatile memory 80 as shown in FIG.
  • the data storage destination of one group is the channel Ch. 1 to Ch. i are set over the same way number of i and are accessed in parallel.
  • One group may be assigned to a plurality of way numbers.
  • the random access data is stored in a block different from the chip block of the non-volatile memory 80 storing the group data. 1 to Ch. It is set across the same way number of i. Similarly, random access data may be assigned to a plurality of way numbers.
  • the memory subsystem control module 60 dynamically changes the write area of the nonvolatile memory 80 in accordance with the size of the write request data. The memory subsystem control module 60 determines whether the channel Ch. Change 1 to i.
  • an area for storing graph data (CSR) and graph analysis result (MSG) that are sequentially read by the host 30 is set so as to cross a plurality of channel numbers in units of groups, and read by the host 30.
  • An area for storing vertex information (VAL) for random access is set to a chip or block different from the above group.
  • the channel or chip for writing the random access data and the data to which the group number is added may be separated.
  • FIG. 8 is a block diagram showing another example of the correspondence relationship between the chip, block, and page of the nonvolatile memory 80, the data group, and the random access data.
  • the channel Ch. 1 to Ch. i-1 is composed of a NAND flash memory such as MLC (Multiple Level Cell) and stores a channel Ch. i is composed of a chip having a long rewritable life, such as SLC (Single Level Cell) NAND flash memory or ReRAM.
  • MLC Multiple Level Cell
  • SLC Single Level Cell
  • Management tables required in the data writing process are shown in FIGS. 9A to 9C. These management tables are set in the DRAM 72 by the memory subsystem control module (MSC) 60 before starting the analysis of the graph data.
  • MSC memory subsystem control module
  • FIG. 9A shows a logical-physical translation table (LPT) 110 that associates a logical address 1101 and a physical address 1102 of data.
  • LPT logical-physical translation table
  • MSC memory subsystem control module
  • FIG. 9B is a diagram illustrating an example of the block management table (BLK_ST) 120.
  • a block position 1201, a block state 1202, and the erase count 1203 of the block are included in one record.
  • the block position 1201 includes a channel number (i), a way number (j), and a block number N_br.
  • the block state 1202 stores preset states such as erased “ERASED”, reserved “ALLOCATED”, defective block “BAD”, and data written “PROGRAMMED”.
  • the erase count 1203 is incremented by 1 every time the block is erased once.
  • FIG. 9C is a diagram illustrating an example of an attribute physical conversion table (APT) 130 that manages a writing destination for each data attribute.
  • the attribute physical conversion table 130 stores a group 1301 for storing a group of data, a data type 1302 for storing a data type, a page count 1303 for storing the number of pages already written, and data of the group next.
  • the physical addresses 1304 of the blocks 1 to i to be included are included in one entry.
  • the group 1301 stores a group number (1 to M) or “Random” indicating random access data.
  • the data type 1302 stores graph data (CSR), graph analysis result (MSG), or vertex information (VAL).
  • the page count 1303 stores the number of pages already written for each data type.
  • the physical address 1304 stores a channel number, a way number, and a block number N_br. A block number for storing data next is stored for each data type.
  • the attribute physical conversion table (APT) 130 is set by the memory subsystem control module (MSC) 60 according to the configuration of the nonvolatile memory 80 and the like.
  • the group 1301 is set by the memory subsystem control module (MSC) 60 based on the number of groups written in the register 61.
  • FIG. 10 is a flowchart showing an example of the data writing process executed by the memory subsystem 50.
  • the data control block (D-CTL_BLK) 70 of the memory subsystem control module (MSC) 60 refers to the register (RG) 61 and receives a data write request from the host 30 (step S1).
  • the data control block (D-CTL_BLK) 70 stores a command, data, address, and metadata included in the data write request received from the host 30 into a command buffer (C-BF) 66 and a data buffer (D-BF). ) 65, the address buffer (A-BF) 64, and the metadata buffer (M-BF) 63, respectively.
  • C-BF command buffer
  • D-BF data buffer
  • A-BF address buffer
  • M-BF metadata buffer
  • the data classification block (CLSFY_BLK) 68 refers to the metadata buffer (M-BF) 63 (step S2), and determines whether the received data is data with a group number added or random access data (Ste S3).
  • step S4 the data classification block (CLSFY_BLK) 68 refers to the block management table 120, and whether there are enough free blocks, that is, the number of free blocks remains above the threshold (Th1). It is determined whether or not there is (step S4).
  • CLSFY_BLK data classification block
  • the threshold (Th1) of the number of free blocks is determined in advance by the host 30, and is notified to the memory subsystem 50 before data is written. Alternatively, it is determined by the memory subsystem control module (MSC) 60 based on the history of data access, the capacity of the nonvolatile memory 80, the data necessary for the control written in the register 61 in (E1) above, and the like.
  • MSC memory subsystem control module
  • step S4 If it is determined in step S4 that the number of free blocks remains greater than or equal to the threshold (Th1), the process proceeds to step S5. On the other hand, when the number of free blocks does not remain more than the threshold (Th1), the memory subsystem control module (MSC) 60 executes garbage collection (GC) to increase the number of free blocks. Note that after the garbage collection (GC) is completed, the process returns to step S4.
  • the garbage collection process is not illustrated because a known or publicly known technique may be applied.
  • step S5 first, the data classification block (CLSFY_BLK) 68 refers to the row corresponding to the corresponding data classification in the attribute physical conversion table (APT) 130 of FIG. 9C. Then, the data classification block (CLSFY_BLK) 68 adds 1 to the page count 1303 of the corresponding row.
  • the data control block 70 refers to the block management table (BLK_ST) 120 in FIG. "Is selected one block at a time from each chip (channels Ch.1 to Ch.i), and set as a new write destination.
  • the threshold (Th2) is, for example, the total number of pages of the nonvolatile memory 80 included in i blocks constituting one row of the physical address 1304.
  • the data control block (D-CTL_BLK) 70 sets the physical address 1304 of the attribute physical conversion table (APT) 130 for the currently written group with the selected i block numbers, channel numbers, and way numbers. Update.
  • the data control block (D-CTL_BLK) 70 updates the state of the block recorded in the block management table (BLK_ST) 120 with respect to the selected block from “ERASED” to “ALLOCATED”.
  • the value of the page count 1303 of the corresponding row of (APT) 130 is updated to 1 (step S5).
  • step S6 the data control block (D-CTL_BLK) 70 determines a data write destination.
  • the data classification block (CLSFY_BLK) 68 refers to the items of the page count 1303 and physical address 1304 of the corresponding data classification in the attribute physical conversion table (APT) 130.
  • the data classification block (CLSFY_BLK) 68 determines the next write destination chip (i, j), block (N_blk), and page (N_pg) from the value of the page count 1303 in the attribute physical conversion table (APT) 130.
  • the i write destinations recorded in the item of the physical address 1304 are selected.
  • the data classification block (CLSFY_BLK) 68 writes to the nonvolatile memory control units (NVMC) 73-1 to 73-i of the channel (Ch.i) that controls the selected write destination chip (i, j). Send a request.
  • the nonvolatile memory control unit 73 that has received the write request writes the value of the data buffer (D-BF) 65 to the page (N_pg) of the block (N_blk) of the specified chip (i, j).
  • the data classification block (CLSFY_BLK) 68 updates the logical-physical translation table (LPT) 110 in FIG. 9A by associating the logical address corresponding to the written physical address 1304, and the block management table 120 shown in FIG. 9B.
  • the column of the block status 1202 in the row of the block where writing has been performed is updated from “ALLOCATED” to “PROGRAMMED” (step S7).
  • graph data (CSR) and graph analysis result (MSG) that are sequentially read by the host 30 are stored in the non-volatile memory 80 across a plurality of channel numbers in units of groups.
  • Vertex information (VAL) for random access can be written to a chip or block (erase unit) different from the above group.
  • the memory subsystem control module (MSC) 60 sets the attribute physical conversion table (APT) 130.
  • the memory subsystem control module 60 uses the configuration of the nonvolatile memory 80 as a host.
  • the attribute physical conversion table 130 may be set by a program executed on the host 30.
  • the memory subsystem control module (MSC) 60 stores the write request data in the non-compressed memory 80 without being compressed.
  • the data is compressed. Show.
  • FIG. 11 is a block diagram showing an example of the correspondence between chips, blocks and pages of a nonvolatile memory and a group of compressed data in the second embodiment.
  • the DRAM 72 stores buffers 720-1 to 720 -M and a DRAM buffer management table 140 for each group (1 to M).
  • Other configurations are the same as those of the first embodiment, and the duplicate description of the same components is omitted.
  • Buffers 720-1 to 720-M are storage areas for temporarily storing the compressed data for each of groups 1 to M after the memory subsystem control module (MSC) 60 compresses the write data received from the host 30. It is.
  • the DRAM buffer management table 140 is a table for managing the compressed data stored in the buffers 720-1 to 720-M.
  • the memory subsystem control module (MSC) 60 receives a data and write request from the host 30 (1. Write Req. In FIG. 11).
  • the memory subsystem control module (MSC) 60 compresses the data sent from the host 30 (2. Compression in FIG. 11). Whether to compress data may be determined by whether the host 30 transmits a compression request in addition to a data write request, or may be determined by the memory subsystem control module (MSC) 60. .
  • FIG. 12A is a diagram illustrating an example of a change in data size before and after data compression processing.
  • the compressed data is a compressed data size smaller than the write unit (page) of the nonvolatile memory 80.
  • Managed in units CMP_unit.
  • this compressed data size unit CMP_unit is managed in 2K bytes, for example, and one page size is managed in 4 compressed data size units.
  • the compressed data is buffered by the memory subsystem control module (MSC) 60 in buffers 720-1 to 720-M set in the DRAM 72 of the memory subsystem 50 at different physical addresses for each group of data. (3. Buffer Data in FIG. 11).
  • the memory subsystem control module (MSC) 60 writes the compressed data to the nonvolatile memory 80 in a predetermined writing unit.
  • FIG. 12B is a diagram illustrating an example of a change in data size before and after data compression processing.
  • the memory subsystem control module (MSC) 60 when data is sent from the host 30 in a plurality of write units (PAGE SIZE) of the nonvolatile memory 80, the memory subsystem control module (MSC) 60 stores the compressed data in a nonvolatile manner. Write in the unit of writing in the memory 80. When the compressed data size reaches the page size, the compressed data is not buffered in the buffers 720-1 to 720-M of the DRAM 72, and is based on the data write processing flowchart shown in (E2) above. The memory subsystem control module (MSC) 60 writes the compressed data directly into the nonvolatile memory 80 in units of writing in the nonvolatile memory 80.
  • PAGE SIZE write units
  • FIG. 13A is a logical-physical translation table (LPT) 110A that associates logical addresses and physical addresses of data.
  • LPT logical-physical translation table
  • the data size corresponding to one logical address is variable during data compression. For this reason, a physical address in which data corresponding to one logical address is stored is divided into compressed data size units (CMP_unit) smaller than the writing unit of the nonvolatile memory 80 and managed.
  • CMP_unit compressed data size units
  • 13A includes a logical address 1101, a physical address 1102 indicating the start position of the compressed data, a compression unit 1103 indicating the start position of the compressed data, and a page that is the end point of the compressed data.
  • One record includes a physical address 1104 indicating the position and a compression unit 1106 which is the end point of the compressed data.
  • one write unit (page) of the nonvolatile memory 80 is divided into four compressed data size units (CMP_unit).
  • the data of the logical address 0x000000 in the first row is the second compressed data of the same physical address (page) 0x10c8b0 from the 0th compressed data size unit (CMP_unit) of the physical address (corresponding to the writing unit of the nonvolatile memory 80) 0x10c8b0. It is stored in the size unit (CMP_unit). Others are the same.
  • FIG. 13B is a DRAM buffer 1 management table (CMP_BFT) 140 that temporarily stores compressed data.
  • the DRAM buffer management table 140 manages the buffer of two pages, page 0 and page 1, corresponding to the buffers 720-1 to 720-M shown in FIG. .
  • the DRAM buffer management table 140 includes a group 1401 for storing group numbers, logical addresses 1402-1 to 1402-4 of page 0 compressed data size units (CMP_unit 0 to 3), and page 1 compressed data size units (CMP_unit 0 to 3) includes logical addresses 1403-1 to 1403-4 in one record.
  • the memory subsystem control module (MSC) 60 stores data in the buffers 720-1 to 720-M of the DRAM 72 in units of groups.
  • FIG. 13B shows an example in which a data area for two write units of the nonvolatile memory 80 is secured in the buffer 720 for each group. Since the writing unit of the nonvolatile memory 80 is further divided into four compressed data size units (CMP_unit), the logical addresses (1402-1 to 1402-4) corresponding to the data for each compressed data size unit (CMP_unit) are divided. ) Is recorded in the DRAM buffer management table 140.
  • CMP_unit compressed data size units
  • FIG. 13B an example of a table that records the logical address corresponding to each compressed data is given. For example, a logical address is added to the head of the compressed data, and the logical address is recorded in the DRAM buffer 720 together with the compressed data. May be.
  • FIG. 14A and 14B are flowcharts illustrating an example of data compression and writing processing performed in the memory subsystem 50.
  • FIG. 14A and 14B are flowcharts illustrating an example of data compression and writing processing performed in the memory subsystem 50.
  • FIG. 14A is a flowchart of processing performed in the memory subsystem 50 when data is sent from the host 30 in the write unit (PAGE SIZE) of the nonvolatile memory 80.
  • the data compression block (COMP_BLK) 69 of the memory subsystem control module (MSC) 60 refers to the register 61 and receives a data write request from the host 30 (step S11).
  • the data compression block (COMP_BLK) 69 refers to the attribute (or data group) of the data of the write request stored in the metadata buffer (M-BF) 63 (step S12). Then, the data compression block (COMP_BLK) 69 compresses the data stored in the data buffer (D-BF) 65 (step S13).
  • the data compression block (COMP_BLK) 69 stores the compressed data in the buffer 720 of the DRAM 72 of the memory subsystem 50. As the storage destination of the compressed data, the buffers 720-1 to 720-M corresponding to the data group referred to in step S12 are selected.
  • the data compression block (COMP_BLK) 69 acquires the logical address of the data stored in the address buffer (A-BF) 64. Based on the logical address value of the acquired data, the data compression block (COMP_BLK) 69 updates the DRAM buffer management table (CMP_BFT) 140 of the memory subsystem 50 (step S15). In this update, the acquired logical address is written in the page of the buffer 720 in which the compressed data is written and the compressed data size unit (CMP_unit 0 to 3).
  • CMP_BFT DRAM buffer management table
  • the data compression block (COMP_BLK) 69 determines whether or not the data of the currently written group is accumulated in the buffer 720 by the writing unit of the nonvolatile memory 80. (Step S16).
  • the data compression block (COMP_BLK) 69 sends the next request from the host 30. (Wait Next Req.).
  • data is stored in the buffers 720-1 to 720-M for each group of data.
  • the random access data is compressed by providing a buffer in the DRAM 72 in the same manner as described above. .
  • the data compression block 69 compresses the write data received from the host 30 and stores it in the buffer 720.
  • the data compression block 69 writes it into the nonvolatile memory 80.
  • the data write destination is the same as in the first embodiment, and the block of the non-volatile memory 80 for storing data for sequential access and the block for storing random access data are separated, and further, the data is compressed.
  • the storage area of the nonvolatile memory 80 can be used effectively.
  • FIG. 14B is a flowchart of processing performed by the memory subsystem 50 when data is sent from the host 30 in a plurality of write units (PAGE SIZE) of the nonvolatile memory 80. That is, as shown in FIG. 12B, the process is performed when a plurality of pages are compressed and fit on one page.
  • PAGE SIZE write units
  • Steps S21 to S23 are the same as in FIG. 14A.
  • the compressed data is not stored in the buffer 720 of the DRAM 72, but is written in units of writing in the nonvolatile memory 80 in accordance with the data writing process shown in FIG.
  • the use efficiency of the nonvolatile memory 80 can be improved by compressing data.
  • the data compression block 69 restores the compressed data, although not shown.
  • FIGS. 15 to 18 show a third embodiment.
  • a final write block management table 150 is added to the configuration of the first embodiment, and a write destination is selected when data is written to the memory subsystem 50.
  • FIG. 15 is a block diagram showing an example of a correspondence relationship between chips and blocks of a nonvolatile memory and stored data types.
  • the type of data (graph data (CSR), analysis result (MSG), vertex information (VAL), etc.) is notified from the host 30 to the memory subsystem control module (MSC) 60 together with the write request and data.
  • the memory subsystem control module (MSC) 60 changes the data write destination selection method based on the received data type.
  • the graph data is not updated during the graph processing, but the analysis result (MSG) of the graph processing is It is updated every super step (SS). Further, the vertex information (VAL) is updated at random in a fine access unit of 16 bytes, for example.
  • the memory subsystem control module (MSC) 60 writes and updates graph data (CSR) with a low update frequency to a block (OLD BLK) with a relatively large number of erases (compared to the overall average of the memory subsystem 50).
  • CSR graph data
  • OLD BLK a block with a relatively large number of erases (compared to the overall average of the memory subsystem 50).
  • MSG frequently analyzed result
  • YOUNG BLK a small number of erasures
  • NEXT BLK next to the last written block
  • the uneven number of erases between different blocks is corrected, the frequency of static wear leveling is decreased, and the performance and life of the nonvolatile memory 80 are improved.
  • FIG. 16 is a block diagram showing another example of the correspondence between chips and blocks of nonvolatile memory and stored data types.
  • the memory subsystem control module (MSC) 60 receives a write request from the host 30 (step S31).
  • the wear leveling block (WL_BLK) 67 of the memory subsystem control module (MSC) 60 refers to the type of data recorded in the metadata buffer (M-BF) 63 (step S32).
  • the wear leveling block (WL_BLK) 67 is stored in the DRAM 72 of the memory subsystem 50 in the block management table (BLK_ST) 120 shown in FIG. 9B of the first embodiment or the last write block management table (shown in FIG. 18).
  • LST_BLK) 150 is referred to (step S33).
  • the wear leveling block (WL_BLK) 67 acquires the erase count (Erase cycle) of the non-volatile memory 80, the block number (Last programmed block) last written to the chip of each channel and way, and the like.
  • the wear leveling block (WL_BLK) 67 determines the next writing destination block based on the acquired information and the type of data referenced in step S32 (step S34).
  • the next writing destination block is determined by executing the processing described in FIG. 15 or FIG.
  • the wear leveling block (WL_BLK) 67 transmits a write request to the nonvolatile memory control unit NVMC 73 of the channel to which the write destination chip belongs. Then, the wear leveling block (WL_BLK) 67 updates the block status (Status of block) 1202 from “ERASED” to “ALLOCATED” or “PROGRAMMED” in the row of the corresponding data type in the block management table (BLK_ST) 120. Then, the last written block management table (LST_BLK) 150, the attribute physical conversion table (APT) 130, and the logical physical conversion table (LPT) 110 are updated (step S35).
  • non-volatile memory 80 such as a NAND flash memory whose bit cost is lower than that of a DRAM or the like, and even in that case, randomly accessed data and other data Are stored in different erasure units (for example, blocks) in the nonvolatile memory 80.
  • erasure units for example, blocks
  • data is compressed by the memory subsystem 50, and data access to the nonvolatile memory 80 is reduced by buffering the compressed data for each data classification in a small capacity but high speed memory such as DRAM. And high-speed data access becomes possible. Furthermore, by switching the selection method of the write destination for each data classification, the number of erasures of the nonvolatile memory 80 can be leveled, and it is possible to suppress the deterioration of the life of the storage device.
  • the server 10 including the host 30 that performs data processing, the nonvolatile memory 80, and the memory subsystem control module 60 that manages the nonvolatile memory 80 has been described. You may comprise from the host 30 which manages analysis and the non-volatile memory 80, and the memory subsystem control module 60 which controls the non-volatile memory 80 according to management of the host 30.
  • a large-scale graph is classified and managed into a plurality of groups (Gr.) And random access, and graph data and analysis results according to vertex numbers and data types.
  • graph data itself is frequently used.
  • the large-scale graph processing and the big data processing to be handled are not limited to the above example, for example, the updated graph data is handled as another classification.
  • MapReduce processing big data (controlled by key and value) is divided into a plurality of groups (Gr.) For each key value and managed separately from other random access data. You may perform a memory process similarly to the said process.
  • the memory processing may be executed by regarding the same array as the same data type.
  • the scope of application includes a case where a large-scale database search and data extraction are performed. In these processes, big data can be read and written at high speed, so that the big data processing can be speeded up.
  • the configuration of the computer, the processing unit, and the processing unit described in the present invention may be partially or entirely realized by dedicated hardware.
  • the various software exemplified in the present embodiment can be stored in various recording media (for example, non-transitory storage media) such as electromagnetic, electronic, and optical, and through a communication network such as the Internet. It can be downloaded to a computer.
  • recording media for example, non-transitory storage media
  • a communication network such as the Internet. It can be downloaded to a computer.
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.

Abstract

　演算処理を行うホストに接続されたメモリサブシステムを備えた情報処理装置であって、前記ホストは、データと、前記データの種類を含む書き込み要求をメモリサブシステムへ通知し、前記メモリサブシステムは、第１のメモリと、データを消去するデータ消去単位のサイズが、前記データの書き込み単位のサイズより大きく、かつ、前記第１のメモリよりデータ容量の大きい第２のメモリと、前記データの種類に基づいて、ランダムアクセスデータと、ランダムアクセス以外のデータとを、前記第２のメモリの異なる消去単位に書き込む。

Description

情報処理装置
　本発明は、ビッグデータ等の大量のデータの高速処理に適した情報処理装置及び計算機に関するものである。
　今後、ビッグデータ等の大量のデータを計算機で解析することにより、社会における様々な現象を予測または管理する需要が高まる。このため、計算機が扱うデータ量は爆発的に増加し、ビッグデータを安価に低消費電力で記憶できる大容量不揮発性メモリの使用が望まれる。また、ビッグデータの解析では、計算機で多くのデータを読み書きする必要があるため、読み書きの高速化も望まれる。
　従来の不揮発性メモリを用いた記憶装置では、データ消去単位（ブロック）がデータ書き込み単位より大きく、不要なデータであってもデータの上書きができない。このため、ブロックが必要なデータと不要なデータで満たされるとそのままでは新しいデータを書き込めない。
　そこで、ホスト（プロセッサー）から記憶装置へ新しいデータを書き込む際、ランダムアクセスのために書き込み可能な領域が不足すると、記憶装置のコントローラは、まず、物理的に散在する必要なデータをそれぞれのブロックから読み出した後、データを読み出したブロックを消去する。次に、記憶装置のコントローラは、読み出したデータを消去されたブロックへ書き込む。これにより新たな書き込み可能な領域を確保するのが一般的であった。この処理はガーベッジコレクションと呼ばれている。
　また、特許文献１には、不揮発性メモリを用いた記憶装置に対し、記憶装置はデータの論理アドレスの値を基にデータを分けて管理し、論理アドレスの値が近いデータを同じブロックに格納する技術が開示されている。
特開２００９－６４２５１号公報
　不揮発性メモリを用いた記憶装置でガーベッジコレクションが発生すると、ガーベッジコレクションの処理中はホストの読み書きの処理が待たされて記憶装置の性能低下を招き、さらにガーベッジコレクションそのものが消去処理を含むため、消去回数に上限のある記憶装置の寿命の劣化を招く。
　また、上記ビッグデータ解析では、データの解析を実行するホストから不揮発性メモリを用いた記憶装置へ、大きなデータサイズ単位でデータを連続に読み出し／書き込み／消去するリクエストと、ランダムアクセスリクエストが混在して発行される。このため、不揮発性メモリの同じブロックに、ランダムアクセスするデータとそうでないデータが混在する。その結果、ガーベッジコレクションで本来、移動及び消去する必要のない、ランダムアクセス以外のデータも移動及び消去してしまい、ガーベッジコレクションによる性能の低下や寿命の劣化が大きかった。
　上記の特許文献１に開示された技術では、論理アドレスの値のみでデータを区分けして管理しており、依然として、不揮発性メモリの同じブロックにランダムアクセスするデータとそうでないデータが混在する。そのため、ガーベッジコレクションで本来移動及び消去する必要のない、ランダムアクセス以外のデータにも移動／消去が発生してしまい、上記課題を解決できていない。
　そこで、本発明の目的は、安価で大容量な不揮発性メモリにおけるガーベッジコレクションの効率を向上させることにより、不揮発性メモリを用いた記憶装置のデータ読み書きを高速化し、さらに記憶装置の寿命を延ばすことにある。
　本発明は、演算処理を行うホストと、前記ホストに接続されたメモリサブシステムとを備えた情報処理装置であって、前記ホストは、データと、前記データの種類を含む書き込み要求を前記メモリサブシステムへ通知し、前記メモリサブシステムは、第１のメモリと、データを消去するデータ消去単位のサイズが、前記データの書き込み単位のサイズより大きく、かつ、前記第１のメモリよりデータ容量の大きい第２のメモリと、前記データの種類に基づいて、ランダムアクセスデータと、ランダムアクセス以外のデータとを、前記第２のメモリの異なる消去単位に書き込み、前記ランダムアクセスデータを前記第２のメモリの書き込み単位で管理し、前記ランダムアクセス以外のデータを前記第２のメモリの消去単位で管理するメモリサブシステム制御モジュールと、を有する。
　本発明によれば、ビッグデータ等の大量のデータの解析などに必要な大規模なメモリ空間を不揮発性メモリで安価に提供できる。ホストから不揮発性メモリを用いた記憶装置へ、大きなデータサイズ単位でデータを連続に読み出し、または書き込み、または消去するリクエストと、ランダムアクセスリクエストが混在して発生した場合でも、ランダムアクセスとそうでないアクセスを不揮発性メモリの異なる消去単位に格納する。これにより、不揮発性メモリにおけるガーベッジコレクションの効率を向上できる。これにより高速なデータの読み書きを実現することができ、不揮発性メモリを用いた記憶装置の寿命を延ばすことが可能となる。
本発明の第１の実施例を示し、サーバの一例を示すブロック図である。 本発明の第１の実施例を示し、メモリサブシステムの一例を示すブロック図である。 本発明の第１の実施例を示し、メモリサブシステム内の不揮発性メモリのチップ、ブロック、ページの構成と読み書き消去の処理対象の一例を示すブロック図である。 本発明の第１の実施例を示し、サーバの処理対象となるビッグデータを構成するグラフの一例を示す図である。 本発明の第１の実施例を示し、サーバにおいて実行されるグラフ解析処理のシーケンスの一例を示す図である。 本発明の第１の実施例を示し、ホストからメモリサブシステムへ送信される情報の一例を示す図である。 本発明の第１の実施例を示し、不揮発性メモリのチップ、ブロック及びページとデータのグループ、ランダムアクセスデータとの対応関係の例を示すブロック図である。 本発明の第１の実施例を示し、不揮発性メモリのチップ、ブロック及びページとデータのグループ、ランダムアクセスデータとの対応関係の他の例を示すブロック図である。 本発明の第１の実施例を示し、論理物理変換テーブルの一例を示す図である。 本発明の第１の実施例を示し、ブロック管理テーブルの一例を示す図である。 本発明の第１の実施例を示し、属性物理変換テーブルの一例を示す図である。 本発明の第１の実施例を示し、データ書き込み処理の一例を示すフローチャートである。 本発明の第２の実施例を示し、不揮発性メモリのチップ、ブロック及びページと圧縮データのグループとの対応関係の一例を示すブロック図である。 本発明の第２の実施例を示し、データ圧縮処理前後でのデータサイズの変化の例を示す図である。 本発明の第２の実施例を示し、データ圧縮処理前後でのデータサイズの変化の例を示す図である。 本発明の第２の実施例を示し、データ圧縮時における論理物理変換テーブルの一例を示す図である。 本発明の第２の実施例を示し、ＤＲＡＭバッファ管理テーブルの一例を示す図である。 本発明の第２の実施例を示し、メモリサブシステムで行われるデータ圧縮及び書き込み処理の一例を示すフローチャートである。 本発明の第２の実施例を示し、メモリサブシステムで行われるデータ圧縮及び書き込み処理の一例を示すフローチャートである。 本発明の第３の実施例を示し、不揮発性メモリのチップ、ブロックと格納されるデータ種との対応関係の一例を示すブロック図である。 本発明の第３の実施例を示し、異なる種類の不揮発性メモリのチップが混在した際の、チップと格納されるデータ種との対応関係の一例を示すブロック図である。 本発明の第３の実施例を示し、書き込み先選択処理の一例を示すフローチャートである。 本発明の第３の実施例を示し、不揮発性メモリの最終書き込みブロック管理テーブルの一例を示す図である。
　以下、本発明の実施の形態について添付図面を用いて説明する。
＜Ａ．サーバの構成＞
　まず、サーバ（ＳＶＲ）１０の構成について、図１と図２を用いて説明する。図１は、情報処理を行うサーバ（情報処理装置）１０の全体の構成を示すブロック図である。
　サーバ（ＳＶＲ）１０は、演算処理を行う複数のホスト（Ｈｏｓｔ（１）３０－１～Ｈｏｓｔ（Ｎ）３０－Ｎ）と、全てのホスト３０－１～３０－Ｎを相互に接続するインターコネクト（Ｉｎｔｅｒｃｏｎｎｅｃｔ）２０と、それぞれのホスト３０－１～３０－Ｎに接続された複数のメモリサブシステム（ＭＳＳ（１）～ＭＳＳ（Ｎ））５０－１～５０－Ｎとから構成される。なお、以下の説明では、ホスト３０－１～３０－Ｎの総称を符号３０で表す。他の構成要素についても同様であり、「－」のない符号は構成要素の総称を示し、「－」を付与した符号は個々の構成要素を示す。
　ホスト３０は、演算処理を行う演算モジュール（ＣＰＵ）４０と、演算モジュール４０のメモリコントローラ４１に接続された１個以上のメモリ（ＤＲＡＭ）４３から構成される。演算モジュール４０はメモリ４３に格納したプログラムを実行し、メモリ４３から情報を読み込み、情報をメモリ４３へ書き込むことにより処理を実行する。
　全てのホスト３０はインターコネクト２０を介して互いに通信することができる。また、ホスト３０は、演算モジュール４０のインターフェース４２を介してそれぞれ接続されたメモリサブシステム５０と互いに通信することができる。また、図１にはインターフェース４２が演算モジュール４０に含まれる例を示したが、ホスト３０がメモリサブシステム５０とデータ通信できれば、この例に限らない。インターフェース４２としては、例えば、ＰＣＩ　ＥｘｐｒｅｓｓやDIMM等を採用することができる。
　メモリサブシステム５０－１は、図２で示すように、それぞれ１個のメモリサブシステム制御モジュール（ＭＳＣ）６０と、１個以上の不揮発性メモリ（ＮＶＭ）８０－１１～８０ｉｊと、１個以上のメモリ（ＤＲＡＭ）７２－１～７２－ｐから構成される。メモリサブシステム制御モジュール６０はホスト３０－１、不揮発性メモリ８０及びメモリ７２と互いに通信することができる。なお、メモリサブシステム５０－２～５０－Ｎはメモリサブシステム５０－１と同様の構成であるので、重複した説明を省略する。なお、図示の例では、不揮発性メモリ８０－１１～８０ｉｊのそれぞれが、ひとつのチップで構成された例を示す。なお、ＤＲＡＭ７２に保存されたデータは、図示はしないがバッテリバックアップによって、電断時に不揮発性メモリ８０などへデータを退避させることができる。
　メモリサブシステム５０の中のメモリ７２は、管理情報などを格納するメモリであり、高速なＤＲＡＭが好ましいが、ＤＲＡＭ以外にＭＲＡＭ、相変化メモリ、ＳＲＡＭ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭなどのメモリでもよい。また、不揮発性メモリ８０へ書き込むデータと、読み出すデータとを一時的に記憶して不揮発性メモリ８０のキャッシュとして使用してもよい。不揮発性メモリ８０はホスト３０から書き込まれたデータを格納するメモリであり、安価で大容量なＮＡＮＤフラッシュメモリ、相変化メモリ、ＲｅＲＡＭなどのデータ消去単位のサイズが、データ書き込み単位のサイズ以上であるメモリである。
　図２はメモリサブシステム５０を更に詳細に示したブロック図である。
　メモリサブシステム５０は、１個のメモリサブシステム制御モジュール（ＭＳＣ）６０と、不揮発性メモリ（ＮＶＭ（１，１）～ＮＶＭ（ｉ，ｊ））８０－１１～８０ｉｊと、メモリ（ＤＲＡＭ（１）～ＤＲＡＭ（ｐ））７２－１～７２－ｐとから構成される（ｉ、ｊ、ｐは自然数）。
　メモリサブシステム制御モジュール６０は、メモリアクセス制御部（ＤＭＡＣ）６２とコマンドバッファ（Ｃ－ＢＦ）６６と、データバッファ（Ｄ－ＢＦ）６５と、アドレスバッファ（Ａ－ＢＦ）６４と、メタデータバッファ（Ｍ－ＢＦ）６３と、レジスタ（ＲＧ）６１と、データ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０と、不揮発性メモリ制御部（ＮＶＭＣ（１）～ＮＶＭＣ（ｉ））７３－１～７３－ｉと、ＤＲＡＭ制御部（ＤＲＡＭＣ（１）～ＤＲＡＭＣ（ｐ））７１－１～７１－ｐとから構成される。
　データ制御ブロック７０は、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９と、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８と、ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７とから構成される。
　メモリアクセス制御部（ＤＭＡＣ）６２は、図１におけるホスト３０と、コマンドバッファ６６と、データバッファ６５と、アドレスバッファ６４と、メタデータバッファ６３と、レジスタ６１と接続されており、接続先（ホスト３０）との間で通信を中継する。
　コマンドバッファ６６、データバッファ６５、アドレスバッファ６４、メタデータバッファ６３、レジスタ６１のそれぞれは、データ制御ブロック７０とも接続されている。コマンドバッファ６６は、データの読み出し命令、書き込み命令、消去命令などを一時的に格納するバッファである。データバッファ６５は、読み書きされるデータを一時的に格納するバッファである。アドレスバッファ６４は、ホスト３０からの読み出し、書き込み及び消去命令におけるデータのアドレスを一時的に格納するバッファである。なお、アドレスバッファ６４は、データのサイズも一時的に格納することができる。
　メタデータバッファ６３は、ホスト３０からの読み出し、書き込み及び消去命令におけるデータのグループ番号、ランダムアクセスデータか否か、データの種類（グラフデータ（ＣＳＲ）、解析結果（ＭＳＧ）、頂点情報（ＶＡＬ））などのメタデータを一時的に格納するバッファである。ただし、メタデータはこれらに限定されるものではなく、これ以外の情報であってもよい。
　レジスタ６１は、データ制御ブロック７０における各制御で必要な制御情報を格納して、データ制御ブロック７０から読み出し可能とするレジスタである。
　データ制御ブロック７０は、レジスタ６１、コマンドバッファ６６、データバッファ６５、アドレスバッファ６４、メタデータバッファ６３と通信し、不揮発性メモリ制御部７３とＤＲＡＭ制御部７１を制御するものである。
　不揮発性メモリ制御部（ＮＶＭＣ（１）～ＮＶＭＣ（ｉ））７３－１～７３－ｉは、不揮発性メモリ（ＮＶＭ（ｉ，１）～ＮＶＭ（ｉ，ｊ））８０－１１～８０－ｉｊに接続されており、接続された不揮発性メモリ８０のデータ読み出しと、データの書き込みと、データの消去を行う。ここで、ｉは自然数であってチャネル番号を表し、複数のチャネルはそれぞれ独立して通信できるデータ転送バス（Ｉ／Ｏ）を備える。１つのチャネルに属するｊ個の不揮発性メモリ（ＮＶＭ（ｉ，１），　ＮＶＭ（ｉ，２），　…，　ＮＶＭ（ｉ，ｊ））８０は、データ転送バス（Ｉ／Ｏ）を共有する。
　また、各チャネル（Ｃｈ１～Ｃｈｉ）に属するｊ個の不揮発性メモリ８０は、メモリとしては独立しているため、不揮発性メモリ制御部７３からの命令を独立して処理することができる。ｊ個の不揮発性メモリ８０は、不揮発性メモリ制御部（ＮＶＭＣ）７３から物理的に近い順にウェイ（Ｗａｙ１，　Ｗａｙ２，　…，　Ｗａｙｊ）に属する。各不揮発性メモリ８０がデータ処理中であるか否かを、不揮発性メモリ制御部７３は、各不揮発性メモリ８０に接続されたレディービジー線（ＲＹ／ＢＹ）の信号を取得することで判定することができる。不揮発性メモリ制御部７３は、データ制御ブロック７０と接続され、互いに通信することができる。
　なお、チャネル番号ｉと、ウェイ番号ｊの組み合わせｉｊは、不揮発性メモリ８０のチップを特定する識別子として用いることができる。
　ＤＲＡＭ制御部（ＤＲＡＭＣ（１）～ＤＲＡＭＣ（ｐ））７１－１～７１－ｐは、それぞれメモリ（ＤＲＡＭ（１）～ＤＲＡＭ（ｐ））７２－１～７２－ｐに接続され、メモリ７２からのデータ読み出しと、メモリ７２へのデータの書き込みを行う。また、ＤＲＡＭ制御部７１はデータ制御ブロック７０と接続され、互いに通信することができる。
　なお、不揮発性メモリ８０のデータの容量は、ＤＲＡＭ７２のデータ容量よりも大きい。換言すれば、不揮発性メモリ８０のチップ当たりのデータの容量は、ＤＲＡＭ７２のチップ当たりのデータ容量よりも大きい。また、本実施例１ではＤＲＡＭ７２を採用した例を示したが、不揮発性メモリ８０よりもデータの転送速度（単位時間当たりに読み書きするバイト数）が高いメモリであれば良い。
＜Ｂ．不揮発性メモリの構造と読み書き消去処理＞
　図３は、メモリサブシステム５０の不揮発性メモリ８０のチップ、ブロック、ページの構成と読み書き消去の処理対象の一例を示すブロック図である。図３を用いて、不揮発性メモリ８０の構成及びデータの読み出しと書き込みと消去の処理を説明する。
　それぞれの不揮発性メモリ８０は、Ｎ＿ｂｌｋ個のブロック（ＢＬＫ）から構成され、各ブロックはＮ＿ｐｇ個のページ（ＰＧ）から構成される。ここで、Ｎ＿ｂｌｋとＮ＿ｐｇは自然数である。例えば、不揮発性メモリ８０が容量８ＧＢ／ｃｈｉｐのＮＡＮＤフラッシュメモリである場合、１ブロックのデータサイズが１ＭＢで、１ページのデータサイズが８ｋＢの時、Ｎ＿ｂｌｋ＝８ｋ＝（８ＧＢ／１ＭＢ）であり、Ｎ＿ｐｇ＝１２８＝（１ＭＢ／８ｋＢ）である。
　不揮発性メモリ８０に格納されたデータは、ページの単位（データサイズ）で読み出され、不揮発性メモリ８０へデータを書き込む際はページの単位で書き込む。また、不揮発性メモリ８０に格納されたデータはブロックの単位（データサイズ）で消去される。
　不揮発性メモリ８０にデータを書き込む際、データの上書きはできない。例えば、図３において消去されたブロック（図中Ｅｒａｓｅ）内のページ（ＰＧ＿ｅ）へデータを書き込むことはできるが、既にデータが書き込まれたページ（ＰＧ＿ｄ）には新しいデータを書き込むことはできない。以上をまとめると不揮発性メモリ８０は以下の２つの特徴を有する。
　特徴１：消去単位（ブロック）のデータサイズは書き込み単位（ページ）のデータサイズ以上である。
　特徴２：データが既に書き込まれたページなどには新しいデータを上書きできない。
　以下、サーバ１０が行う処理について、大規模グラフ解析を例に挙げて説明する。まず、図４、５を用いて、サーバで取り扱うグラフの例と、グラフデータの解析シーケンスの例を説明する。
　＜Ｃ．グラフとグラフ解析シーケンス＞
　図４は、サーバ１０で取り扱うビッグデータを構成するグラフの一例を示す図である。ここで例として挙げるグラフは、グラフの頂点に各頂点を一意に特定する頂点番号が割り当てられており、２つの頂点を繋ぐ一本のグラフの辺は、辺の両端の２つの頂点の間に関係性があることを表す。グラフの各頂点が解析対象のグラフデータとなる。一般にグラフ解析の対象となるグラフの頂点は膨大な数となるため、グラフデータは頂点番号に応じてグループに分けられ、グループごとに解析される。
　図５は、サーバ１０で実行するグラフ解析のシーケンスの一例を示す。メモリサブシステム（ＭＳＳ）５０の不揮発性メモリ８０には、グラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）及び頂点情報（ＶＡＬ）が格納され、それぞれグループ（Ｇｒ）に分割されてホスト３０によって読み書きされて処理される。以下のシーケンスは、Ｎ個のホスト３０及びメモリサブシステム５０において、同時並行的に実行される。なお、グループ（Ｇｒ）は、頂点番号に応じて分類されたデータの集合である。
　時刻１（Ｔ１）：まず、メモリサブシステム５０は不揮発性メモリ８０に格納されたグループ１に属するグラフデータ（Ｒｅａｄ　ＣＳＲ　Ｇｒ．１）と、グラフ解析の結果（Ｒｅａｄ　ＭＳＧ　Ｇｒ．１）及び頂点情報（Ｒａｎｄｏｍ　Ｒｅａｄ／Ｗｒｉｔｅ　ＶＡＬ）を読み出し、ホスト３０へ送信する。
　ホスト３０によるグラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）の読み出しは、不揮発性メモリ８０の読み出し単位でのシーケンシャルリードとなるが、頂点情報（ＶＡＬ）の読み出しは、１６Ｂｙｔｅの細かなアクセス単位でのランダムアクセスとなる。
　時刻２（Ｔ２）：次に、ホスト３０は、メモリサブシステム５０から送られてきたグループ１のグラフデータを解析する（Ａｎａｌｙｚｅ　Ｇｒ．１）。これと並行して、メモリサブシステム５０は、次にホスト３０で解析されるグループ２のグラフデータ（Ｒｅａｄ　ＣＳＲ　Ｇｒ．２）及びグラフ解析の結果（Ｒｅａｄ　ＭＳＧ　Ｇｒ．２）を読み出す。これらと並行して、メモリサブシステム５０は、グループ１のグラフ解析の結果を消去する（Ｅｒａｓｅ　ＭＳＧ　Ｇｒ．１）。このグラフ解析結果はホスト３０による解析の後、二度と使われないため、このタイミングで消去が可能である。
　時刻３（Ｔ３）：それぞれのホスト３０は、グループ１のグラフ解析の結果を他のホスト３０へ伝える。各ホスト３０は他のホスト３０から送られてきたグラフ解析の結果をグループごとにまとめ、メモリサブシステム５０に送信する。また、同時に各ホスト３０は頂点情報の更新結果をメモリサブシステム５０へ送信する。
　メモリサブシステム５０はホスト３０から受信したデータのうち、グラフ解析の結果を不揮発性メモリ８０の書き込み単位で不揮発性メモリ８０に書き込む（図中Ｗｒｉｔｅ　ＭＳＧ　（Ｇｒ．＃　ａｔ　ｒａｎｄｏｍ））。また、頂点情報の更新結果は１６Ｂｙｔｅという細かな単位でメモリサブシステム５０へ送信されるため、メモリサブシステム５０では、更新する１６Ｂｙｔｅが含まれる不揮発性メモリ８０の書き込み単位を読み出し、１６Ｂｙｔｅのみを更新して、再び不揮発性メモリ８０の書き込み単位で書き込む、Ｒｅａｄ－ｍｏｄｉｆｙ－ｗｒｉｔｅ処理を実行する。もしくは、Ｒｅａｄ－ｍｏｄｉｆｙ処理をホスト３０で実行し、不揮発性メモリ８０の書き込み単位でホスト３０からメモリサブシステム５０へ送信してもよい（Ｒａｎｄｏｍ　Ｒｅａｄ／Ｗｒｉｔｅ　ＶＡＬ）。
　以上のシーケンスをグループ順に繰り返し、全てのグループ１～Ｍの処理が終了した後、各ホスト（Ｈｏｓｔ（１）～Ｈｏｓｔ（Ｎ））３０－１～３０－Ｎの間で処理終了の同期が実行される（ＳＹＮＣ）。
　この一連のグループ１～Ｍの処理及び同期をスーパーステップ（Ｓ．Ｓ．）と呼び、当該同期の後、再度グループ１から順に処理が繰り返される。前のスーパーステップでメモリサブシステム５０に書き込まれたグラフ解析の結果（ＭＳＧ）は、次のスーパーステップでホスト３０によって読み込まれる。グラフ解析はこのスーパーステップの繰り返しによって実行される。
　＜Ｄ．ホストとメモリサブシステム間の通信＞　
　図６を用いて、ホスト３０とメモリサブシステム５０の間の通信を説明する。図６は、ホスト３０がメモリサブシステム５０へ読み出し、書き込み、及び消去命令を送信する際に、メモリサブシステム５０へ送信する情報を示す図である。
　（ａ）読み出し
　ホスト３０がメモリサブシステム５０のデータの読み出し命令を発行する際（Ｒｅａｄ）、ホスト３０はメモリサブシステム５０へ読み出すデータのグループ（Ｇｒ．）の番号もしくはランダムアクセスデータであることを示すメタデータ（ｒａｎｄｏｍ）と、データの種類（ＣＳＲ／ＭＳＧ／ＶＡＬ）を送信する。もしくは、ホスト３０はメモリサブシステム５０へ論理アドレス（Ａｄｒ）及び読み出しデータサイズ（ｓｉｚｅ）を送信する。メモリサブシステム５０は、ホスト３０から受信した上記情報を基に、不揮発性メモリ８０からデータを読み出して、ホスト３０へ読み出したデータを送信する。
　（ｂ）書き込み
　ホスト３０がメモリサブシステム５０へデータ書き込み命令を発行する際（Ｗｒｉｔｅ）、ホスト３０はメモリサブシステム５０へ書き込みデータのグループ（Ｇｒ．）の番号もしくはランダムアクセスデータであることを示すメタデータ（ｒａｎｄｏｍ）と、データの種類（ＣＳＲ／ＭＳＧ／ＶＡＬ）と、書き込みデータ（ｄａｔａ）と、必要に応じて、論理アドレス（Ａｄｒ）と書き込みデータサイズ（ｓｉｚｅ）を送信する。すなわち、ホスト３０の演算モジュール４０が、書き込みデータと、データの種類を含む書き込み要求を、メモリサブシステム５０へ通知する。メモリサブシステム５０はホスト３０から受信した上記情報を基に、データを不揮発性メモリ８０へ書き込む。
　（ｃ）消去
　ホスト３０がメモリサブシステム５０のデータの消去命令を発行する際（Ｅｒａｓｅ）、ホスト３０はメモリサブシステム５０へ消去するデータのグループ（Ｇｒ．）の番号もしくはランダムアクセスデータであることを示すメタデータ（ｒａｎｄｏｍ）と、データの種類（ＣＳＲ／ＭＳＧ／ＶＡＬ）を送信する。もしくは、ホスト３０はメモリサブシステム５０へ論理アドレス（Ａｄｒ）及び消去するデータサイズ（ｓｉｚｅ）を送信する。メモリサブシステム５０は、ホスト３０から受信した上記情報を基に、不揮発性メモリ８０のデータを消去する。
　次に、サーバ１０がグラフ解析処理を行う際のメモリサブシステム５０の処理を図７～１８を用いて説明する。
＜Ｅ．グラフ解析におけるメモリサブシステム制御モジュールの処理＞
（Ｅ１）メモリサブシステム５０の制御に必要なデータの入力
　グラフ解析を実行するホスト３０は、グラフ解析の前に、メモリサブシステム５０の制御に必要なデータを、メモリサブシステム５０のレジスタ６１に書き込む。ホスト３０がグラフ解析を実行する際に、メモリサブシステム５０の制御に必要なデータは、グループの数と、グラフデータのデータサイズ、グラフの頂点数や辺の数、データの種類（グラフデータ、結果など）に応じた書換え頻度などである。また、グラフの最短経路探索の場合は、最短経路を求めたい２頂点、すなわち、始点と終点を特定する情報なども含まれる。
　なお、データの種類に応じた書換え頻度は、グラフを解析するプログラムのソースレベルで特定するようにしてもよい。例えば、ソースレベルで、データが不揮発性メモリ８０に格納されている期間を設定しておくことで、ホスト３０がメモリサブシステム５０にデータの書換え頻度を伝達することができる。
　また、レジスタ６１に書き込まれるデータとしては、例えば、解析するグラフデータのグループ数である。
　上記データの入力は、ホスト３０が実行するプログラムで実行してもよく、あるいは、サーバ１０が外部の計算機から受信したデータをホスト３０がレジスタ６１へ書き込むようにしてもよい。
　（Ｅ２）データ書き込み処理
　図７～図１０を用いて、メモリサブシステム５０へデータを書き込む際の制御に関して説明する。
　図７は、不揮発性メモリ８０のチップ、ブロック及びページとデータのグループ、ランダムアクセスデータとの対応関係の例を示すブロック図である。
　まず、図７に示すように、ホスト３０はメモリサブシステム制御モジュール（ＭＳＣ）６０へ書き込みリクエストを送信する際、書き込みコマンドと書き込みデータに加えて、データの属性（ランダムアクセスデータ，グループ番号など）を含むメタデータを付加する（ｒａｎｄｏｍ　ｏｒ　Ｇｒ．Ｎ）。
　一方、メモリサブシステム制御モジュール（ＭＳＣ）６０は、メモリサブシステム５０のＤＲＡＭ７２に各種管理テーブルを格納し、ホスト３０から送られたデータ属性（メタデータ）に基づいて管理テーブルを参照し、データの書き込み先を決定する。
　なお、図７では管理テーブルとして、論理物理変換テーブル（ＬＰＴ）１１０と、属性物理変換テーブル（ＡＰＴ）１３０と、ブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０をＤＲＡＭ７２に格納する例を示す。
　データ属性ごとの書き込み先は、図７に示すように、不揮発性メモリ８０の各チャネル（Ｃｈ．１～Ｃｈ．ｉ）に分散させて配置してもよい。図７の例では、ひとつのグループのデータの格納先が、チャネルＣｈ．１～Ｃｈ．ｉの同一のウェイ番号にまたがって設定され、並列的にアクセスが行われる。なお、ひとつのグループを複数のウェイ番号に割り当てるようにしてもよい。
　さらに、ランダムアクセスデータは、グループのデータを格納する不揮発性メモリ８０のチップのブロックとは異なるブロックに格納され、チャネルＣｈ．１～Ｃｈ．ｉの同一のウェイ番号にまたがって設定される。同様に、ランダムアクセスデータを複数のウェイ番号に割り当てるようにしてもよい。なお、メモリサブシステム制御モジュール６０は、書き込み要求のデータのサイズに応じて、不揮発性メモリ８０の書き込み領域を動的に変更する。メモリサブシステム制御モジュール６０は、書き込むデータのサイズに応じてチャネルＣｈ．１～ｉを変更する。
　図７の構成により、ホスト３０による読み出しがシーケンシャルとなるグラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）を格納する領域をグループ単位で複数のチャネル番号を跨ぐように設定し、ホスト３０による読み出しがランダムアクセスとなる頂点情報（ＶＡＬ）を格納する領域を、上記グループとは異なるチップまたはブロックに設定する。これにより、不揮発性メモリ８０のひとつのブロックにランダムアクセスするデータと、シーケンシャルアクセスするデータが混在して格納されるのを防止できる。したがって、前記従来例のように、シーケンシャルアクセスのデータが、ランダムアクセスのデータと一緒に移動及び消去されるのを防いで、不揮発性メモリ８０のガーベッジコレクションの効率を向上させることができる。
　そして、グループに割り当てられたグラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）の読み出しは、不揮発性メモリ８０の読み出し単位でのシーケンシャルリードとなるので、グループ単位で複数のチャネル番号を跨ぐように設定することで、アクセスの並列度を向上させてデータの転送速度を向上させることができる。
　あるいは、図８に示すように、ランダムアクセスデータとグループ番号が付加されたデータを書き込むチャネルやチップを別にしてもよい。
　なお、図８は、不揮発性メモリ８０のチップ、ブロック及びページとデータのグループ、ランダムアクセスデータとの対応関係他の例を示すブロック図である。図８において、グループに割り当てられたデータを格納するチャネルＣｈ．１～Ｃｈ．ｉ－１は、ＭＬＣ（Multiple Level Cell）等のＮＡＮＤ型フラッシュメモリで構成し、ランダムアクセスを行うデータを格納するチャネルＣｈ．ｉは、ＳＬＣ（Single Level Cell）のＮＡＮＤ型フラッシュメモリやＲｅＲＡＭ等書換え寿命が長いチップで構成する。
　この場合も、不揮発性メモリ８０のひとつのブロックにランダムアクセスするデータと、シーケンシャルアクセスするデータが混在して格納されるのを防止できる。そして、前記従来例のように、シーケンシャルアクセスのデータが、ランダムアクセスのデータと一緒に移動及び消去されるのを防いで、不揮発性メモリ８０のガーベッジコレクションの効率を向上させることができる。
　データ書き込み処理において必要となる管理テーブルを図９Ａ～図９Ｃに示す。これらの管理テーブルは、グラフデータの解析を開始する前にメモリサブシステム制御モジュール（ＭＳＣ）６０がＤＲＡＭ７２に設定する。
　図９Ａは、データの論理アドレス１１０１と物理アドレス１１０２とを対応付ける論理物理変換テーブル（ＬＰＴ）１１０である。本実施例では、メモリサブシステム制御モジュール（ＭＳＣ）６０が、８ｋＢｙｔｅのページ単位でアドレスを管理する例を示し、論理アドレス１１０１及び物理アドレス１１０２は、各ページの先頭のアドレスを指し示す。
　図９Ｂは、ブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０の一例を示す図である。ブロック管理テーブル１２０は、ブロックの位置１２０１と、ブロックの状態１２０２と、当該ブロックの消去回数１２０３がひとつのレコードに含まれる。ブロックの位置１２０１は、チャネル番号（ｉ）と、ウェイ番号（ｊ）と、ブロック番号Ｎ＿ｂｒで構成される。ブロックの状態１２０２は、消去済み“ＥＲＡＳＥＤ”、書き込み先として確保済み”ＡＬＬＯＣＡＴＥＤ”、不良ブロック”ＢＡＤ”、データ書き込み済み”ＰＲＯＧＲＡＭＭＥＤ”などの予め設定された状態が格納される。消去回数１２０３は、当該ブロックを１回消去するたびに１が加算される。
　図９Ｃは、データ属性ごとの書き込み先を管理する属性物理変換テーブル（ＡＰＴ）１３０の一例を示す図である。属性物理変換テーブル１３０は、データのグループを格納するグループ１３０１と、データの種類を格納するデータ種類１３０２と、既に書き込まれたページ数を格納するページカウント１３０３と、当該グループのデータを次に格納するブロック１～ｉの物理アドレス１３０４をひとつのエントリに含む。
　グループ１３０１は、グループ番号（１～Ｍ）あるいはランダムアクセスのデータを示す“Ｒａｎｄｏｍ”が格納される。データ種類１３０２には、グラフデータ（ＣＳＲ）、グラフ解析の結果（ＭＳＧ）または頂点情報（ＶＡＬ）が格納される。ページカウント１３０３には、データ種類毎に既に書き込まれたページ数が格納される。物理アドレス１３０４は、チャネル番号と、ウェイ番号及びブロック番号Ｎ＿ｂｒが格納され、データ種類毎に、次にデータを格納するブロック番号が格納されている。
　この、属性物理変換テーブル（ＡＰＴ）１３０は、メモリサブシステム制御モジュール（ＭＳＣ）６０が不揮発性メモリ８０の構成などに応じて設定する。なお、グループ１３０１については、レジスタ６１に書き込まれたグループ数に基づいて、メモリサブシステム制御モジュール（ＭＳＣ）６０が設定する。
　図１０は、メモリサブシステム５０が実行するデータ書き込み処理の一例を示すフローチャートを示す。まず、メモリサブシステム制御モジュール（ＭＳＣ）６０のデータ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０は、レジスタ（ＲＧ）６１を参照し、ホスト３０からのデータ書き込みリクエストを受信する（ステップ　Ｓ１）。データ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０は、ホスト３０から受信したデータ書き込みリクエストに含まれるコマンドと、データと、アドレスと、メタデータとをコマンドバッファ（Ｃ－ＢＦ）６６、データバッファ（Ｄ－ＢＦ）６５、アドレスバッファ（Ａ－ＢＦ）６４、メタデータバッファ（Ｍ－ＢＦ）６３にそれぞれ格納する。
　その後、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、メタデータバッファ（Ｍ－ＢＦ）６３を参照し（ステップＳ２）、受信したデータについてグループ番号が付加されたデータか、ランダムアクセスデータなのかを判定する（ステップＳ３）。
　ランダムアクセスデータの場合はステップＳ４へ進み、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８はブロック管理テーブル１２０を参照し、空きブロックが十分に残っているか、つまり空きブロックの数が閾値（Ｔｈ１）以上に残っているか否かを判定する（ステップ　Ｓ４）。
　空きブロック数の閾値（Ｔｈ１）は、事前にホスト３０によって決定され、データの書き込み前にメモリサブシステム５０へ通知される。あるいは、データアクセスの履歴や不揮発性メモリ８０の容量、及び上記（Ｅ１）でレジスタ６１に書き込まれた制御に必要なデータなどを基に、メモリサブシステム制御モジュール（ＭＳＣ）６０によって決定される。
　ステップＳ４によって、空きブロック数が閾値（Ｔｈ１）以上に残っている場合、ステップＳ５へ進む。一方、空きブロック数が閾値（Ｔｈ１）以上残っていない場合、メモリサブシステム制御モジュール（ＭＳＣ）６０はガーベッジコレクション（ＧＣ）を実行し、空きブロック数を増やす。なお、ガーベッジコレクション（ＧＣ）が完了した後に、ステップＳ４に復帰する。なお、ガーベッジコレクションの処理については周知または公知の技術を適用すればよいので、図示は省略する。
　ステップＳ５では、まずデータ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８が、図９Ｃの属性物理変換テーブル（ＡＰＴ）１３０のうち、該当するデータ分類に対応する行を参照する。そして、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、対応する行のページカウント１３０３に１を加算する。
　加算の結果、ページカウント１３０３が予め決定された閾値（Ｔｈ２）を超えた場合、データ制御ブロック７０は、図９Ｂのブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０を参照し、不揮発性メモリ８０の空きブロック”ＥＲＡＳＥＤ”を各チップ（チャネルＣｈ．１～Ｃｈ．ｉ）から１ブロックずつ選択し、新たな書き込み先とする。閾値（Ｔｈ２）は、例えば物理アドレス１３０４の１行分を構成するi個のブロックに含まれる不揮発性メモリ８０のページの総数である。データ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０は、選択されたｉ個のブロック番号と、チャネル番号と、ウェイ番号で、現在書き込みを行ったグループについて、属性物理変換テーブル（ＡＰＴ）１３０の物理アドレス１３０４を更新する。
　また、データ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０は、選択されたブロックに関して、ブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０に記録されているブロックの状態を”ＥＲＡＳＥＤ”から”ＡＬＬＯＣＡＴＥＤ”に更新し、属性物理変換テーブル（ＡＰＴ）１３０の対応する行のページカウント１３０３の値を１に更新する（ステップＳ５）。
　次にステップＳ６では、データ制御ブロック（Ｄ－ＣＴＬ＿ＢＬＫ）７０がデータの書き込み先を決定する。まず、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、属性物理変換テーブル（ＡＰＴ）１３０のうち、対応するデータ分類のページカウント１３０３及び物理アドレス１３０４の項目を参照する。そして、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、ページカウント１３０３の値から、次の書き込み先のチップ（ｉ、ｊ）、ブロック（Ｎ＿ｂｌｋ）、ページ（Ｎ＿ｐｇ）を、属性物理変換テーブル（ＡＰＴ）１３０の物理アドレス１３０４の項目に記録されたｉ個の書き込み先を選択する。
　その後、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、上記選択した書き込み先のチップ（ｉ、ｊ）を制御するチャネル（Ｃｈ．ｉ）の不揮発性メモリ制御部（ＮＶＭＣ）７３－１～７３－ｉに書き込み要求を送信する。書き込み要求を受信した不揮発性メモリ制御部７３は、指定されたチップ（ｉ、ｊ）のブロック（Ｎ＿ｂｌｋ）のページ（Ｎ＿ｐｇ）にデータバッファ（Ｄ－ＢＦ）６５の値を書き込む。
　そして、データ分類ブロック（ＣＬＳＦＹ＿ＢＬＫ）６８は、書き込みを行った物理アドレス１３０４に対応する論理アドレスを対応付けて図９Ａの論理物理変換テーブル（ＬＰＴ）１１０を更新し、図９Ｂに示すブロック管理テーブル１２０のうち、書き込みを行ったブロックの行においてのブロックの状態１２０２の欄を”ＡＬＬＯＣＡＴＥＤ”から”ＰＲＯＧＲＡＭＭＥＤ”に更新する（ステップＳ７）。
　以上の処理によって、ホスト３０による読み出しがシーケンシャルとなるグラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）を、グループ単位で複数のチャネル番号を跨ぐように不揮発性メモリ８０に格納し、ホスト３０による読み出しがランダムアクセスとなる頂点情報（ＶＡＬ）を、上記グループとは異なるチップまたはブロック（消去単位）に書き込むことができる。
　これにより、不揮発性メモリ８０のひとつのブロックにランダムアクセスするデータと、シーケンシャルアクセスするデータが混在して格納されるのを防止できる。すなわち、ランダムアクセスのデータと、ランダムアクセス以外のデータ（シーケンシャルアクセスのデータ）とを不揮発性メモリ８０の異なるブロック（消去単利）で管理することが可能となる。したがって、前記従来例のように、シーケンシャルアクセスのデータが、ランダムアクセスのデータと一緒に移動及び消去されるのを防いで、不揮発性メモリ８０のガーベッジコレクションの効率を向上させることができる。
　そして、グループに割り当てられたグラフデータ（ＣＳＲ）とグラフ解析の結果（ＭＳＧ）の読み出しは、不揮発性メモリ８０の読み出し単位でのシーケンシャルリードとなるので、グループ単位で複数のチャネル番号を跨ぐように設定することで、アクセスの並列度を向上させてデータの転送速度を向上させることができる。
　なお、上記実施例１では、メモリサブシステム制御モジュール（ＭＳＣ）６０が属性物理変換テーブル（ＡＰＴ）１３０を設定する例を示したが、メモリサブシステム制御モジュール６０が不揮発性メモリ８０の構成をホスト３０に通知し、ホスト３０で実行するプログラムで属性物理変換テーブル１３０を設定するようにしてもよい。
　上記実施例１では、メモリサブシステム制御モジュール（ＭＳＣ）６０が、書き込み要求のデータを非圧縮で不揮発性メモリ８０へ格納する例を示したが、本実施例２では、データを圧縮する例を示す。
　図１１は、第２の実施例における不揮発性メモリのチップ、ブロック及びページと圧縮データのグループとの対応関係の一例を示すブロック図である。ＤＲＡＭ７２には前記実施例１に示したテーブルに加えて、グループ（１～Ｍ）毎にバッファ７２０－１～７２０－Ｍと、ＤＲＡＭバッファ管理テーブル１４０を格納する。その他の構成は、前記実施例１と同様であり、同様のものについては重複した説明を省略する。
　バッファ７２０－１～７２０－Ｍは、メモリサブシステム制御モジュール（ＭＳＣ）６０が、ホスト３０から受信した書き込みデータを圧縮した後に、当該圧縮データをグループ１～Ｍ毎に一時的に格納する記憶領域である。
　ＤＲＡＭバッファ管理テーブル１４０は、バッファ７２０－１～７２０－Ｍに格納した圧縮データを管理するためのテーブルである。
　図１１～図１４Ｂを用いて、メモリサブシステム５０におけるデータ圧縮書き込みの際の制御に関して説明する。
　まず、図１１～図１２を用いて、全体の制御を概説する。メモリサブシステム制御モジュール（ＭＳＣ）６０がホスト３０からデータ及び書き込みリクエストを受信する（図１１の１．　Ｗｒｉｔｅ　Ｒｅｑ．）。
　メモリサブシステム制御モジュール（ＭＳＣ）６０は、ホスト３０から送られたデータを圧縮する（図１１の２．　Ｃｏｍｐｒｅｓｓｉｏｎ）。データを圧縮するか否かは、ホスト３０がデータ書き込みリクエストに加えて、圧縮リクエストを送信するか否かで決定してもよいし、メモリサブシステム制御モジュール（ＭＳＣ）６０が決定してもよい。
　図１２Ａは、データ圧縮処理前後でのデータサイズの変化の例を示す図である。図１２Ａに示すように、ホスト３０から不揮発性メモリ８０の書き込み単位（ＰＡＧＥ　ＳＩＺＥ）でデータが送られた場合、圧縮されたデータは、不揮発性メモリ８０の書き込み単位（ページ）より小さな圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）で管理される。ページサイズが８Ｋバイトの場合、この圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）は、例えば、２Ｋバイトで管理され、ひとつのページサイズは、４つの圧縮データサイズ単位で管理される。
　その後、圧縮されたデータは、メモリサブシステム制御モジュール（ＭＳＣ）６０によって、メモリサブシステム５０のＤＲＡＭ７２に設定されたバッファ７２０－１～７２０－Ｍに、データのグループごとに異なる物理アドレスにバッファリングされる（図１１の３．　Ｂｕｆｆｅｒ　Ｄａｔａ）。
　データのグループごとにバッファリングされたデータサイズが、不揮発性メモリ８０のページ（書き込み単位）サイズを超えたら、前記第１実施例の図７に示した（Ｅ２）のデータ書き込み処理のフローチャートに基づいて、メモリサブシステム制御モジュール（ＭＳＣ）６０は圧縮されたデータを所定の書き込み単位で、不揮発性メモリ８０に書き込む。
　図１２Ｂは、データ圧縮処理前後でのデータサイズの変化の例を示す図である。一方、図１２Ｂで示すように、ホスト３０から複数の不揮発性メモリ８０の書き込み単位（ＰＡＧＥ　ＳＩＺＥ）でデータが送られた場合、メモリサブシステム制御モジュール（ＭＳＣ）６０では、圧縮されたデータを不揮発性メモリ８０の書き込み単位に調整して書き込む。圧縮されたデータサイズがページサイズに達した場合、圧縮されたデータはＤＲＡＭ７２のバッファ７２０－１～７２０－Ｍにはバッファリングされず、上記（Ｅ２）に示したデータ書き込み処理のフローチャートに基づいて、メモリサブシステム制御モジュール（ＭＳＣ）６０は不揮発性メモリ８０の書き込み単位で、圧縮したデータを直接不揮発性メモリ８０に書き込む。
　データ圧縮及び書き込み処理において必要となる管理テーブルを図１３Ａ、図１３Ｂに示す。図１３Ａは、データの論理アドレスと物理アドレスを対応付ける論理物理変換テーブル（ＬＰＴ）１１０Ａである。本実施例２では、前記図９Ａに示した論理物理変換テーブル１１０とは異なり、データ圧縮の際は、１つの論理アドレスに対応するデータサイズが可変となる。このため、１つの論理アドレスに対応するデータが格納されている物理アドレスを、不揮発性メモリ８０の書き込み単位より小さな圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）に分割して管理する。図１３Ａの論理物理変換テーブル（ＬＰＴ）１１０Ａは、論理アドレス１１０１と、圧縮データの開始位置を示す物理アドレス１１０２と、圧縮データの開始位置を示す圧縮ユニット１１０３と、圧縮データの終点となるページの位置を示す物理アドレス１１０４と、圧縮データの終点となる圧縮ユニット１１０６とをひとつのレコードに含む。
　例えば、図１３Ａの例では、不揮発性メモリ８０のひとつの書き込み単位（ページ）は、４つの圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）に分割されている。１行目の論理アドレス０ｘ００００００のデータは、物理アドレス（不揮発性メモリ８０の書き込み単位に対応）０ｘ１０ｃ８ｂ０の０番目の圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）から同じ物理アドレス（ページ）０ｘ１０ｃ８ｂ０の２番目の圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）に格納されていることを示す。他も同様である。
　図１３Ｂは、圧縮されたデータを一時的に格納するＤＲＡＭバッファ１管理テーブル（ＣＭＰ＿ＢＦＴ）１４０である。ＤＲＡＭバッファ管理テーブル１４０は、図１１に示したバッファ７２０－１～７２０－Ｍが２ページ分の容量に設定されているのに対応して、ページ０とページ１の２ページのバッファを管理する。ＤＲＡＭバッファ管理テーブル１４０は、グループ番号を格納するグループ１４０１と、ページ０の圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ０～３）の論理アドレス１４０２－１～１４０２－４と、ページ１の圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ０～３）の論理アドレス１４０３－１～１４０３－４とをひとつのレコードに含む。
　メモリサブシステム制御モジュール（ＭＳＣ）６０は、グループ単位でＤＲＡＭ７２のバッファ７２０－１～７２０－Ｍへデータを格納する。図１３Ｂには、グループごとのバッファ７２０に、不揮発性メモリ８０の書き込み単位２つ分のデータ領域を確保した例を挙げる。不揮発性メモリ８０の書き込み単位はさらに４つの圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）に分割されているため、圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ）ごとに、そのデータに対応する論理アドレス（１４０２－１～１４０２－４）がＤＲＡＭバッファ管理テーブル１４０に記録される。図１３Ｂの例では、各圧縮データに対応する論理アドレスを記録するテーブルの例を挙げたが、例えば圧縮データの先頭に論理アドレスを付加して、圧縮データと共に論理アドレスをＤＲＡＭバッファ７２０へ記録してもよい。
　図１４Ａ、図１４Ｂは、メモリサブシステム５０で行われるデータ圧縮及び書き込み処理の一例を示すフローチャートである。
　図１４Ａは、ホスト３０から不揮発性メモリ８０の書き込み単位（ＰＡＧＥ　ＳＩＺＥ）でデータが送られた場合に、メモリサブシステム５０で行われる処理のフローチャートである。
　まず、メモリサブシステム制御モジュール（ＭＳＣ）６０のデータ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、レジスタ６１を参照して、ホスト３０からデータ書き込み要求を受信する（ステップＳ１１）。
　次に、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、メタデータバッファ（Ｍ－ＢＦ）６３に格納された書き込み要求のデータの属性（またはデータのグループ）を参照する（ステップＳ１２）。そして、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、データバッファ（Ｄ－ＢＦ）６５に格納されたデータを圧縮する（ステップＳ１３）。
　データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、圧縮されたデータを、メモリサブシステム５０のＤＲＡＭ７２のバッファ７２０に格納する。圧縮データの格納先は、上記ステップＳ１２で参照したデータのグループに応じたバッファ７２０－１～７２０－Ｍを選択する。
　次に、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、アドレスバッファ（Ａ－ＢＦ）６４に格納されたデータの論理アドレスを取得する。取得したデータの論理アドレスの値を基に、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、メモリサブシステム５０のＤＲＡＭバッファ管理テーブル（ＣＭＰ＿ＢＦＴ）１４０を更新する（ステップＳ１５）。この更新は、圧縮データを書き込んだバッファ７２０のページと圧縮データサイズ単位（ＣＭＰ＿ｕｎｉｔ０～３）に、上記取得した論理アドレスを書き込む。
　更新したＤＲＡＭバッファ管理テーブル（ＣＭＰ＿ＢＦＴ）１４０を参照し、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、現在書き込んだグループのデータが不揮発性メモリ８０の書き込み単位分だけバッファ７２０に溜まっているか否かを判定する（ステップＳ１６）。
　上記判定の結果、書き込みを行ったバッファ７２０に不揮発性メモリ８０の書き込み単位分（１ページ）の圧縮データが溜まっていれば、前記実施例１の図１０に示した書き込み処理を実行し、バッファ７２０の圧縮データを不揮発性メモリ８０へ書き込む（Ｔｏ　Ｗｒｉｔｅ　Ｓｅｑ．）。
　一方上記判定の結果、書き込みを行ったバッファ７２０に不揮発性メモリ８０の書き込み単位分（１ページ）の圧縮データが溜まっていない場合、データ圧縮ブロック（ＣＯＭＰ＿ＢＬＫ）６９は、ホスト３０からの次のリクエストを待つ状態に移行する（Ｗａｉｔ　Ｎｅｘｔ　Ｒｅｑ．）。
　なお、上記ではデータのグループ毎にバッファ７２０－１～７２０－Ｍへ格納する例を示したが、図示はしないが、ランダムアクセスのデータについても、上記と同様にＤＲＡＭ７２にバッファを設けて圧縮する。
　以上の処理により、データ圧縮ブロック６９は、ホスト３０から受信した書き込みデータを圧縮してバッファ７２０へ蓄積し、バッファ７２０に１ページ分のデータが溜まると不揮発性メモリ８０へ書き込む。データの書き込み先は、上記実施例１と同様であり、シーケンシャルアクセスとなるデータを格納する不揮発性メモリ８０のブロックと、ランダムアクセスのデータを格納するブロックを分け、さらに、データを圧縮することで、不揮発性メモリ８０の記憶領域を有効に利用することができる。
　図１４Ｂは、ホスト３０から複数の不揮発性メモリ８０の書き込み単位（ＰＡＧＥ　ＳＩＺＥ）でデータが送られた場合における、メモリサブシステム５０で行われる処理のフローチャートである。すなわち、図１２Ｂで示したように、複数のページを圧縮した結果、１ページに収まる場合の処理である。
　ステップＳ２１～Ｓ２３は、図１４Ａと同様である。データ圧縮後、圧縮されたデータはＤＲＡＭ７２のバッファ７２０に格納されず、上記実施例１の図１０に示したデータ書き込み処理に従って、不揮発性メモリ８０の書き込み単位で書き込まれる。
　以上、本実施例２によれば、前記実施例１の効果に加えて、データを圧縮することで不揮発性メモリ８０の利用効率を向上させることができる。
　なお、ホスト３０が圧縮データを読み出す際には、図示はしないが、データ圧縮ブロック６９が圧縮データを復元する。
　図１５～図１８は実施例３を示し、前記実施例１の構成に最終書き込みブロック管理テーブル１５０を加えて、メモリサブシステム５０へデータを書き込む際に書き込み先を選択する。
　まず、図１５を用いて、全体の処理を説明する。図１５は、不揮発性メモリのチップ、ブロックと格納されるデータ種との対応関係の一例を示すブロック図である。
　ホスト３０から書き込みリクエスト及びデータと共に、データの種類（グラフデータ（ＣＳＲ）、解析結果（ＭＳＧ）、頂点情報（ＶＡＬ）など）がメモリサブシステム制御モジュール（ＭＳＣ）６０へ通知される。メモリサブシステム制御モジュール（ＭＳＣ）６０は、受信したデータの種類を基に、データ書き込み先の選択方法を変更する。
　前記実施例１の図５に示したような、グラフデータ（ＣＳＲ）がグラフ処理の終了まで更新されない例では、グラフデータはグラフ処理中に更新されないが、グラフ処理の解析結果（ＭＳＧ）は、スーパーステップ（Ｓ．Ｓ．）ごとに更新される。また、頂点情報（ＶＡＬ）は、例えば１６バイトの細かなアクセス単位でランダムに更新される。
　したがって、メモリサブシステム制御モジュール（ＭＳＣ）６０は、更新頻度の低いグラフデータ（ＣＳＲ）を、（メモリサブシステム５０の全体平均と比べ）比較的消去回数の多いブロック（ＯＬＤ　ＢＬＫ）へ書き込み、更新頻度の高い解析結果（ＭＳＧ）などを消去回数の少ないブロック（ＹＯＵＮＧ　ＢＬＫ）や、最後に書き込みを行ったブロックの（物理的に）次のブロック（ＮＥＸＴ　ＢＬＫ）へ書き込む。
　このようなデータの種類に応じた書き込み先選択の変更により、異なるブロック間での消去回数の偏りを是正し、スタティックウェアレベリングなどの頻度を低下させ、不揮発性メモリ８０の性能や寿命を向上させる。
　図１６は、不揮発性メモリのチップ、ブロックと格納されるデータ種との対応関係の他の例を示すブロック図である。
　図１６のように、メモリサブシステム５０で異なる書換え回数の上限（書換え寿命）を有するデバイス（不揮発性メモリ）が混在した場合、消去回数の上限が低いＮＡＮＤ　ＭＬＣへ更新頻度の低いグラフデータ（ＣＳＲ）を格納し、消去回数の上限が高いＮＡＮＤ　ＳＬＣへ更新頻度の高い解析結果（ＭＳＧ）などを格納する。こうすることにより、異なるデバイス間の寿命が均等化され、メモリサブシステム５０全体としての寿命が向上する。
　次に図１７を用いて、書き込み先選択処理のフローチャートについて説明する。まず、メモリサブシステム制御モジュール（ＭＳＣ）６０は、ホスト３０からの書き込みリクエストを受信する（ステップＳ３１）。
　次に、メモリサブシステム制御モジュール（ＭＳＣ）６０のウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、メタデータバッファ（Ｍ－ＢＦ）６３に記録されたデータの種類を参照する（ステップＳ３２）。そして、ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、メモリサブシステム５０のＤＲＡＭ７２に記録されている実施例１の図９Ｂに示したブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０や、図１８に示す最終書き込みブロック管理テーブル（ＬＳＴ＿ＢＬＫ）１５０を参照する（ステップＳ３３）。そして、ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、不揮発性メモリ８０の消去回数（Ｅｒａｓｅ　ｃｙｃｌｅ）や、各チャネル、ウェイのチップへ最後に書き込みが行われたブロック番号（Ｌａｓｔ　ｐｒｏｇｒａｍｍｅｄ　ｂｌｏｃｋ）などを取得する。
　ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、取得した情報及びステップＳ３２で参照したデータの種類を基に、次の書き込み先ブロックを決定する（ステップＳ３４）。次の書き込み先ブロックの決定は、上記図１５または図１６で述べた処理を実施する。
　その後、ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、書き込み先のチップが属するチャネルの不揮発性メモリ制御部ＮＶＭＣ７３に書き込み要求を送信する。そして、ウェアレベリングブロック（ＷＬ＿ＢＬＫ）６７は、ブロック管理テーブル（ＢＬＫ＿ＳＴ）１２０のうち、該当するデータ種類の行においてブロック状態（Ｓｔａｔｕｓ　ｏｆ　ｂｌｏｃｋ）１２０２を”ＥＲＡＳＥＤ”から”ＡＬＬＯＣＡＴＥＤ”もしくは”ＰＲＯＧＲＡＭＭＥＤ”に更新し、最終書き込みブロック管理テーブル（ＬＳＴ＿ＢＬＫ）１５０、属性物理変換テーブル（ＡＰＴ）１３０、及び論理物理変換テーブル（ＬＰＴ）１１０を更新する（ステップＳ３５）。
　上記処理により、実施例１の効果に加え、データの種類に応じた書き込み先の変更により、異なるブロック間での消去回数の偏りを是正し、スタティックウェアレベリングなどの頻度を低下させ、不揮発性メモリ８０の性能や寿命を向上させる。
＜Ｆ．効果のまとめ＞
　以上説明した各実施例１～３の構成及び処理により得られる主な効果は以下の通りである。
　大容量で安価な不揮発性メモリを使用可能とすることで、ビッグデータ等の大量のデータを処理する際に必要な大規模なメモリを安価に提供でき、かつ、メモリに対して高速なデータアクセスを行うことができる。すなわち、ビッグデータの高速処理を行うサーバにおいて、ＤＲＡＭなどよりビットコストが安価なＮＡＮＤフラッシュメモリなどの不揮発性メモリ８０にデータを格納し、かつ、その場合でも、ランダムアクセスするデータとそれ以外のデータを、不揮発性メモリ８０の異なる消去単位（例えば、ブロック）に格納する。これにより、不揮発性メモリ８０におけるガーベッジコレクションの効率を向上させ、高速なデータアクセスが可能になる。また、メモリサブシステム５０でデータを圧縮し、ＤＲＡＭなどの小容量だが高速なメモリに、データの分類ごとに圧縮されたデータをバッファリングすることで、不揮発性メモリ８０へのデータアクセスを削減することができ、高速なデータアクセスが可能になる。さらに、データの分類ごとに、記憶装置が書き込み先の選択方法を切り替えることで、不揮発性メモリ８０の消去回数を平準化でき、記憶装置の寿命劣化を抑制することが可能になる。
　また、以上の説明では、データ処理を行うホスト３０、不揮発性メモリ８０、及び不揮発性メモリ８０を管理するメモリサブシステム制御モジュール６０から構成されるサーバ１０の例を挙げたが、サーバ１０はデータ解析及び不揮発性メモリ８０を管理するホスト３０、及びホスト３０の管理にしたがって不揮発性メモリ８０を制御するメモリサブシステム制御モジュール６０とから構成してもよい。
　また、大規模グラフを頂点番号やデータ種に応じて複数のグループ（Ｇｒ．）とランダムアクセス、及びグラフデータと解析結果などに分類して管理する例を挙げたが、グラフデータ自体が頻繁に更新される例では、更新されるグラフデータも別の分類として扱うなど、大規模グラフ処理や取り扱うビッグデータ処理は上記の例に限定されるものではない。例えば、ＭａｐＲｅｄｕｃｅ処理において、Ｋｅｙに応じて（ｋｅｙとｖａｌｕｅで制御された）ビッグデータを、ｋｅｙ値ごとに複数のグループ（Ｇｒ．）に分割し、その他のランダムアクセスデータと区別して管理するなど、上記処理と同様にメモリ処理を行ってもよい。
　また、ホスト３０で実行するプログラムのソースコード上で大きな配列を確保するビッグデータ処理のアプリケーションプログラムにおいて、同一配列を同一データ種とみなして上記メモリ処理を実行しても良く、また、上記処理の適用範囲は、大規模なデータベースの検索及びデータ抽出などを行う場合も含まれる。そして、これらの処理においてもビッグデータを高速に読み書きできるため、ビッグデータ処理を高速化できる。
　以上、添付図面を参照して具体的に説明したが、好ましい実施の形態は以上の説明に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　なお、本発明において説明した計算機等の構成、処理部及び処理手段等は、それらの一部又は全部を、専用のハードウェアによって実現してもよい。
　また、本実施例で例示した種々のソフトウェアは、電磁的、電子的及び光学式等の種々の記録媒体（例えば、非一時的な記憶媒体）に格納可能であり、インターネット等の通信網を通じて、コンピュータにダウンロード可能である。
　また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

Claims (12)

  1. 　演算処理を行うホストと、前記ホストに接続されたメモリサブシステムとを備えた情報処理装置であって、
    　前記ホストは、
    　データと、前記データの種類を含む書き込み要求を前記メモリサブシステムへ通知し、
    　前記メモリサブシステムは、
    　第１のメモリと、
    　データを消去するデータ消去単位のサイズが、前記データの書き込み単位のサイズより大きく、かつ、前記第１のメモリよりデータ容量の大きい第２のメモリと、
    　前記データの種類に基づいて、ランダムアクセスデータと、ランダムアクセス以外のデータとを、前記第２のメモリの異なる消去単位に書き込み、前記ランダムアクセスデータを前記第２のメモリの書き込み単位で管理し、前記ランダムアクセス以外のデータを前記第２のメモリの消去単位で管理するメモリサブシステム制御モジュールと、
    　を有することを特徴とする情報処理装置。
  2. 　請求項１に記載の情報処理装置であって、
    　前記メモリサブシステム制御モジュールは、
    　前記ホストから前記メモリサブシステムへ発行される書き込み命令に含まれるデータの種類に応じて、前記ランダムアクセスデータを書き込むための前記第２のメモリの領域のデータサイズを動的に変更することを特徴とする情報処理装置。
  3. 　請求項１に記載の情報処理装置であって、
    　前記データの種類は、
    　前記書き込むデータがランダムアクセスデータか否かを識別する情報と、前記ホストのデータ処理単位であるグループの番号を識別する情報と、前記書き込むデータがグラフの接続データと、前記グラフの解析結果と、前記グラフの頂点情報の何れであるかを識別する情報のうち、少なくとも１つ含むことを特徴とする情報処理装置。
  4. 　請求項１に記載の情報処理装置であって、
    　前記第１のメモリは、前記第２のメモリよりもデータの転送速度が高く、
    　前記第２のメモリは、不揮発性メモリであることを特徴とする請求項１に記載の情報処理装置。
  5. 　演算処理を行うホストと、前記ホストに接続されたメモリサブシステムとを備えた情報処理装置であって、
    　前記ホストは、
    　データと、前記データの種類を含む書き込み要求を前記メモリサブシステムへ通知し、
    　前記メモリサブシステムは、
    　第１のメモリと、
    　データを消去するデータ消去単位のサイズが、前記データの書き込み単位のサイズより大きく、かつ、前記第１のメモリよりデータ容量の大きい第２のメモリと、
    前記データを圧縮し、前記データの種類に基づいて、異なるデータの種類の圧縮データを、前記第１のメモリの異なる物理領域に書き込むメモリサブシステム制御モジュールと、
    を有することを特徴とする情報処理装置。
  6. 　請求項５に記載の情報処理装置であって、
    　前記メモリサブシステムは、
    　前記第１のメモリの異なる領域に格納された、前記データの種類が異なる圧縮データを、異なる前記第２のメモリの消去単位に書き込むことを特徴とする情報処理装置。
  7. 　請求項５に記載の情報処理装置であって、
    　前記メモリサブシステムは、
    　前記圧縮データに対応する管理情報を前記第１のメモリに格納することを特徴とする情報処理装置。
  8. 　請求項７に記載の情報処理装置であって、
    　前記管理情報は、前記圧縮データに対応する論理アドレスを含むことを特徴とする情報処理装置。
  9. 　請求項５に記載の情報処理装置であって、
    　前記メモリサブシステムは、
    　前記圧縮データを前記第２のメモリの書き込み単位よりデータサイズの小さな単位で管理することを特徴とする情報処理装置。
  10. 　演算処理を行うホストと、前記ホストに接続されたメモリサブシステムとを備えた情報処理装置であって、
    　前記ホストは、
    　データと、前記データの種類を含む書き込み要求を前記メモリサブシステムへ通知し、
    　前記メモリサブシステムは、
    　第１のメモリと、
    　データを消去するデータ消去単位のサイズが、前記データの書き込み単位のサイズより大きく、かつ、前記第１のメモリよりデータ容量の大きい第２のメモリと、
    　前記データの種類に基づいて、前記データの書き込み先とする前記第２のメモリの物理領域の選択方法を変更するメモリサブシステム制御モジュールと、
    を有することを特徴とする情報処理装置。
  11. 　請求項１０に記載の情報処理装置であって、
    　前記メモリサブシステムは、
    　前記第２のメモリに対して最後にデータの書き込みが行われた書き込み単位の識別子を管理することを特徴とする情報処理装置。
  12. 　請求項１０に記載の情報処理装置であって、
    　前記第２のメモリは、
    　消去回数の上限値が異なる２種類以上のメモリから構成され、
    　前記メモリサブシステムは、
    　前記データの種類に基づいて、前記消去回数の上限値が異なる第２のメモリのうち、何れの消去回数の上限値の第２のメモリに前記データを書き込むかを決定することを特徴とする情報処理装置。
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