CN102324226B - 硅基液晶显示器件的场缓存像素电路 - Google Patents
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Abstract
本发明公开了一种硅基液晶显示器件的场缓存像素电路，包括预充电电路、阈值电压产生电路、采样保持电路和输入数据电压读入电路；所述预充电电路与所述阈值电压产生电路、采样保持电路和所述输入数据电压读入电路连接，所述阈值电压产生电路还分别与所述采样保持电路和所述输入数据电压读入电路连接。本发明在存储输入数据电压时先加上一个阈值电压，抵消了转移电压时存在的阈值损失，从而提高了输出电压的稳定性和一致性，改善了显示效果。
Description
技术领域
本发明涉及硅基液晶（Liquid Crystal on Silicon，LCoS），尤其涉及硅基液晶显示器件的场缓存像素电路。
背景技术
LCoS是一种将CMOS集成电路技术和液晶显示技术相结合的新型显示技术。与穿透式液晶显示屏（LCD）和数字光处理（DLP）相比，LCoS具有光利用效率高、体积小、开口率高、制造成本低等特点。相对于其他现有技术而言，LCoS最大的优点是解析度可以做得很高，能够很方便地应用在便携型投影设备上。
目前实现LCoS彩色显示主要有时序彩色法和空间混色法，其中空间混色法影响开口率以及对滤色膜的对准以及粘贴工艺要求较高，因此LCoS像素电路的设计主要是采用时序彩色法。由于时序彩色法缩短了光源的照明时间，主流的解决方法是采用场缓存像素电路，其基本原理是将下一帧数据的读入时间隐藏到上一帧的液晶响应时间和光照时间中，从而延长光照时间，提高显示对比度；电路实现的具体思想为先将下一帧的显示数据存储在电容上，再通过读信号一次性将存储的数据读入到像素电容上进行显示。现有技术如图1所示，MOS晶体管 M1_和MOS晶体管M2_构成传输门，输入的数据信号通过此传输门（写信号控制其开或者关）写入到电容C存储上，并且在读信号有效的情况下，存储在电容C存储上的数据信号通过MOS晶体管M3_和MOS晶体管M4_传送到电容C像素上；MOS晶体管M5_实现对电容C像素的放电，电容C像素一端接电压Vcom，由下拉信号控制其开或者关。数据电压通过MOS管从栅极传到源极，此时源极得到的电压存在阈值损失，并且由于数据电压的不同，损失的阈值电压也是不相同的，因而输出的像素电压与输入的数据电压存在非线性的关系，影响了像素输出电压的一致性，进而影响最终的显示效果。
发明内容
针对现有技术中存在的上述问题，本发明提供了硅基液晶显示器件的场缓存像素电路。
本发明提供了一种硅基液晶显示器件的场缓存像素电路，包括预充电电路、阈值电压产生电路、采样保持电路和输入数据电压读入电路；所述预充电电路与所述阈值电压产生电路、采样保持电路和所述输入数据电压读入电路连接，所述阈值电压产生电路还分别与所述采样保持电路和所述输入数据电压读入电路连接。
在一个示例中，所述预充电电路包括第一晶体管，所述阈值电压产生电路包括第二晶体管和第三晶体管，所述采样保持电路包括存储电容，所述输入数据电压读入电路包括第四晶体管、第五晶体管和像素电容。
在一个示例中，所述第一晶体管的漏极与所述第二晶体管栅极和漏极相连接，所述第一晶体管的漏极还与所述存储电容一端以及所述第四晶体管的栅极相连接，所述第一晶体管的源极外接电源电压，所述第一晶体管的栅极外接充电控制信号；所述存储电容的另一端接地；
所述第二晶体管的源极与所述第三晶体管的漏极相连接，所述第三晶体管的源极与输入数据电压相接，所述第三晶体管的栅极外接写信号；
所述第四晶体管的漏端与充放电控制信号相接，所述第四晶体管的源极与所述第五晶体管的漏极相连；
所述第五晶体管的栅极外接读入控制信号，所述第五晶体管的源极与所述像素电容一端相连，所述像素电容的另一端接地。
在一个示例中，所述第一晶体管为PMOS晶体管，所述第二晶体管、第三晶体管、第四晶体管以及第五晶体管均为NMOS晶体管。
在一个示例中，在预充电阶段，所述存储电容充电至电源电压；在数据写入阶段，第三晶体管导通时写入输入数据电压，所述存储电容放电至所述输入数据电压与所述第二晶体管的阈值电压之和；在数据读入阶段，所述第五晶体管导通，所述存储电容的电压为所述输入数据电压与所述第二晶体管的阈值电压之和，所述像素电容充电至输入数据电压。
本发明在存储输入数据电压时先加上一个阈值电压，抵消了转移电压时存在的阈值损失，从而提高了输出电压的稳定性和一致性，改善了显示效果。
附图说明
下面结合附图来对本发明作进一步详细说明，其中：
图1是现有的场缓存像素电路结构图；
图2是本发明的硅基液晶显示器件的场缓存像素电路的结构图；
图3是本发明的硅基液晶显示器件的场缓存像素电路的信号时序图。
具体实施方式
图2是本发明提供的硅基液晶显示器件的场缓存像素电路的结构图，该电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、存储电容C1和像素电容C2，其中，所述第一晶体管M1构成一预充电电路，所述第二晶体管M2和所述第三晶体管M3构成一阈值电压产生电路，所述存储电容C1构成一采样保持电路，所述第四晶体管M4、第五晶体管M5和像素电容C2构成一输入数据电压读入电路。
所述第一晶体管M1的漏极与所述第二晶体管M2栅极和漏极相连接，同时与所述存储电容C1一端以及所述第四晶体管M4的栅极相连接，所述第一晶体管M1的源极外接电源电压VDD，所述第一晶体管M1的栅极外接充电控制信号，并通过所述第一晶体管M1将所述存储电容C1的一端预先充电至电源电压VDD；所述存储电容C1的另一端接地。所述第二晶体管M2的源极与所述第三晶体管M3的漏极相连接。所述第三晶体管M3的源极与输入数据电压相接，栅极外接写信号，控制数据的写入。所述第四晶体管M4的漏端与充放电控制信号相接，实现对像素电容C2的充放电，源极与所述第五晶体管M5的漏极相连。所述第五晶体管M5的栅极外接读入控制信号，控制数据电压的读入，源极与所述像素电容C2一端相连；所述像素电容C2的另一端接地。所述第一晶体管M1采用PMOS晶体管，所述第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5均采用NMOS晶体管。所述存储电容C1、像素电容C2由像素电压误差容许值决定。
其中，存储电容C1在预充电阶段充电至电源电压VDD；在第三晶体管M3导通时写入输入数据电压Vdata，此时存储电容C1放电至Vdata+VTH2，VTH2为第二晶体管M2的阈值电压；在数据读入阶段，第五晶体管M5导通，此时存储电容C1的电压为Vdata+VTH2，像素电容C2充电至Vdata。
图3是本发明提供的硅基液晶显示器件的场缓存像素电路的信号时序图。数据信号1连接在第三晶体管M3的源极，预充电信号2连接在第一晶体管M1的栅极，写信号3连接在第三晶体管M3的栅极，读信号4连接在第五晶体管M5的栅极，充放电信号5连接在第四晶体管M4的漏极。第五晶体管M5的栅极读信号4在时序上包含第四晶体管M4漏极的充放电信号5。
本发明提供的场缓存像素电路中，一帧时间分为三部分：数据写入时间、液晶材料响应时间和光源照明时间，数据写入时间和光源照明时间部分重合。数据写入阶段首先预充电信号2变为低电平，电源电压VDD通过第一晶体管M1对存储电容C1充电至电源电压VDD；接着写信号3变为高电平，数据信号1通过第三晶体管M3传到第二晶体管M2的漏极和存储电容C1上，当存储电容C1上电压通过第二晶体管M2和第三晶体管M3放电至数据信号电压与第二晶体管M2的阈值电压之和时，第二晶体管M2关断，此时保存到存储电容C1上的电压为数据信号电压与第二晶体管M2的阈值电压之和；当所有行的数据电压全部写入各像素存储电容C1后，读信号4变为高电平，第五晶体管（M5）导通，充放电信号5为低电平，首先像素电容C2上保存的上一帧的数据电压通过第四晶体管M4、第五晶体管M5和充放电信号5放电至低电平，然后充放电信号5变为高电平，读信号4仍为高电平，保存在存储电容C1上的电压通过充放电信号5、第四晶体管M4和第五晶体管M5对像素电容C2进行充电，当像素电容C2充电至数据信号电压时，由于第四晶体管M4栅极电压为数据信号电压与第二晶体管M2的阈值电压之和，因此第四晶体管M4关断，保存到像素电容C2上的电压为数据信号电压，像素电容进入像素电压保持期。
本发明提供的场缓存像素电路，通过将预充到电源电压的存储电容放电实现数据写入，由于在将存储电容通过第二晶体管放电至输入数据电压和阈值电压（其随着输入数据电压变化而变化）之和时，第二晶体管关断，因此在数据写入阶段存储到存储电容上的值为输入数据电压和阈值电压之和。再将存储电容上的电压通过第四晶体管转移到像素电容上时，由于通过第四晶体管栅极传输电压时存在阈值损失，因此最终传输到像素电容上的电压为存储电容上的电压与阈值电压之差，也即为输入数据电压。
以上所述仅为本发明的优选实施方式，但本发明保护范围并不局限于此。任何本领域的技术人员在本发明公开的技术范围内，均可对其进行适当的改变或变化，而这种改变或变化都应涵盖在本发明的保护范围之内。
Claims (3)
1.一种硅基液晶显示器件的场缓存像素电路，其特征在于，包括预充电电路、阈值电压产生电路、采样保持电路和输入数据电压读入电路；所述预充电电路与所述阈值电压产生电路、采样保持电路和所述输入数据电压读入电路连接，所述阈值电压产生电路还分别与所述采样保持电路和所述输入数据电压读入电路连接，所述预充电电路包括第一晶体管，所述阈值电压产生电路包括第二晶体管和第三晶体管，所述采样保持电路包括存储电容，所述输入数据电压读入电路包括第四晶体管、第五晶体管和像素电容，所述第一晶体管的漏极与所述第二晶体管栅极和漏极相连接，所述第一晶体管的漏极还与所述存储电容一端以及所述第四晶体管的栅极相连接，所述第一晶体管的源极外接电源电压，所述第一晶体管的栅极外接充电控制信号；所述存储电容的另一端接地；
所述第二晶体管的源极与所述第三晶体管的漏极相连接，所述第三晶体管的源极与输入数据电压相接，所述第三晶体管的栅极外接写信号；
所述第四晶体管的漏端与充放电控制信号相接，所述第四晶体管的源极与所述第五晶体管的漏极相连；
所述第五晶体管的栅极外接读入控制信号，所述第五晶体管的源极与所述像素电容一端相连，所述像素电容的另一端接地。
2.如权利要求1所述的场缓存像素电路，其特征在于，所述第一晶体管为PMOS晶体管，所述第二晶体管、第三晶体管、第四晶体管以及第五晶体管均为NMOS晶体管。
3.如权利要求1所述的场缓存像素电路，其特征在于，在预充电阶段，所述存储电容充电至电源电压；在数据写入阶段，第三晶体管导通时写入输入数据电压，所述存储电容放电至所述输入数据电压与所述第二晶体管的阈值电压之和；在数据读入阶段，所述第五晶体管导通，所述存储电容的电压为所述输入数据电压与所述第二晶体管的阈值电压之和，所述像素电容充电至输入数据电压。
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