CN102299109A - 半导体功率组件与其制作方法 - Google Patents

Abstract

本发明公开了一种半导体功率组件与其制作方法。首先，提供一基底，于该基底上形成一磊晶层。接着，于磊晶层中形成至少一第一沟道与至少一第二沟道。随后，分别于第一沟道与第二沟道中形成一遮蔽电极与一终端电极，且暴露出第一沟道与第二沟道的上侧壁。之后，再覆盖一栅极介电层。接着，沉积一第二导电层，以填满第一沟道且部分填充于第二沟道。之后，蚀刻第二导电层，以去除位于第二沟道的第二导电层并于第一沟道中形成一栅极。据此，本发明可有效的减少掩模的使用，进而达到简化制程、提高产能、与减少生产成本的效果。

Description

半导体功率组件与其制作方法

技术领域

本发明涉及一种半导体功率组件与其制作方法，特别是涉及一种减少使用掩模的半导体功率组件与其制作方法。

背景技术

沟道式金氧半场效晶体管(trench metal-oxide-semiconductor field effecttransistor，Trench MOSFET)是一种常见的半导体功率组件。在一般沟道式金氧半场效晶体管的结构中，晶体管的栅极设置于基底的沟道中，而源极与漏极分别设置于栅极的上下两侧。此垂直式结构提供高耐压能力、低导通电阻(onresistance，Ron)、大电流等优点。因此，沟道式金氧半场效晶体管被广泛的应用于电源管理方面，例如作为切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等。

在现有技术中，制作沟道式金氧半场效晶体管一般需要多达八到九片的掩模，例如沟道掩模(trench mask)、基体掩模(body mask)、源极掩模(sourcemask)、第一多晶掩模(poly 1 mask)、第二多晶掩模(poly 2 mask)、氧化掩模(oxide mask)、接触掩模(contact mask)、金属掩模(metal mask)等等。同时，为了降低栅极与漏极之间的电容值并且改善晶体管的崩溃电压(breakdownvoltage)，可增加额外的制程以于栅极电极下方设置一遮蔽电极。另一方面，为了避免位于主动区的沟道式金氧半场效晶体管与其它组件间的信道效应(channeling effect)，需要于原有制作工艺中增加多片的掩模，以定义并形成用来区隔不同组件的一终端结构。

因为使用每一片掩模的制作工艺中，均需包括诸如清洁、光致抗蚀剂涂布、曝光、显影、蚀刻、光致抗蚀剂剥离或检查等众多步骤。据此，由于沟道式金氧半场效晶体管需要多道的掩模，将增加制作工艺的复杂度与制作时间。再者，生产成本更将因掩模的数量、复杂的制程与所需的制作时间而提升，并且使良率与产能无法有效的提升。因此，需要一新的制作工艺，来简化现有技术的步骤，并降低掩模的使用次数。

发明内容

本发明的一目的在于提供一种半导体功率组件与其制作方法，以解决现有技术所面临的问题。

本发明的一优选实施例提供一种半导体功率组件的制作方法，包括下列步骤。首先，提供一基底，于该基底上形成一磊晶层。接着，于磊晶层中形成至少一第一沟道与至少一第二沟道。随后，沉积一第一导电层并填满第一沟道与第二沟道。之后，蚀刻第一导电层，以于第一沟道中形成一遮蔽电极且于第二沟道中形成一终端电极，并暴露出第一沟道的一上侧壁与第二沟道的一上侧壁。接着，形成一栅极介电层于第一沟道的上侧壁与第二沟道的上侧壁上且覆盖于遮蔽电极上与终端电极上。随后，于栅极介电层上沉积一第二导电层，以填满第一沟道且部分填充于第二沟道。之后，蚀刻第二导电层，以去除位于第二沟道的第二导电层并于第一沟道中形成一栅极。

本发明的一优选实施例提供一种半导体功率组件。上述半导体功率组件包括一基底、一磊晶层、一栅极结构、与一终端结构。磊晶层设置于该基底上，且磊晶层具有至少一第一沟道与一第二沟道，其中栅极结构设置于第一沟道中，而终端结构设置于第二沟道中。栅极结构包括一遮蔽电极、一栅极、与一栅极介电层。遮蔽电极设置于栅极的下方，栅极介电层设置于该第一沟道的一上侧壁上且于该栅极与该磊晶层之间。终端结构包括一终端电极与一介电层，其中终端电极与遮蔽电极彼此相连接，而介电层设置于终端电极与第二沟道的侧壁之间。此外，一基体区设置于磊晶层中，其中第二沟道仅被基体区环绕。

本发明的制作方法仅需三到四个的掩模，即可制作具有遮蔽电极的沟道式金氧半场效晶体管。据此，本发明的半导体功率组件与其制作方法，可有效的与本发明新设计的终端结构结合，借以减少掩模的使用次数，进而达到简化制程、提高产能、与减少生产成本的效果。

附图说明

图1绘示了本发明第一优选实施例半导体功率组件的布局图。

图2至图8绘示了本发明第一优选实施例制作半导体功率组件的方法示意图。

图7A绘示了图7的另一实施例的剖面示意图。

图9绘示了本发明第二优选实施例半导体功率组件的终端结构的剖面示意图。

图10绘示了本发明第三优选实施例半导体功率组件的终端结构的剖面示意图。

其中，附图标记说明如下：

10   基底        101  第一区域

102  第二区域    11   磊晶层

111  第一沟道    112  第二沟道

113  基体区      114  源极区

115  掺杂区      12   第一介电层

13   第一导电层  131  遮蔽电极

132  终端电极    14   栅极介电层

15   第二导电层  151  栅极

16   层间介电层  17   源极金属层

18   栅极金属层  20   接触孔

21   接触插塞    30   栅极结构

31   终端结构

具体实施方式

在说明书中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书所提及的「包括」是一开放式的用语，故应解释成「包括但不限定于」。再者，为了简化说明并便于比较各实施例的相异处，在下文的各实施例，对于相同组件使用相同组件标注。另外，需注意的是图式仅以说明为目的，并未依照原尺寸作图。

请参阅图1，图1绘示了本发明第一优选实施例半导体功率组件的布局图。为了简化说明，图1主要仅绘示第一沟道111、第二沟道112与接触插塞21的设置位置，而未绘示所有组件。如图1所示，于基底10上分别定义一第一区域101、一第二区域102、与多个接触插塞21，以利后续说明源极金属层、栅极金属层、接触插塞21的设置位置。此外，最外围的沟道是第二沟道112，其余沟道为第一沟道111，其中第一沟道111作为组件沟道(Cell Trench)以容纳栅极结构，而第二沟道112作为终端沟道(Termination Trench)以容纳终端结构。其中，第二沟道112与第一沟道111彼此连接。值得注意的是，第二沟道112宽度是大于第一沟道111。如图1所示，本优选实施例中第二沟道112的宽度大体上可以为第一沟道111的宽度的3倍至8倍，但不以此为限。例如于本优选实施例中，相邻于第二沟道112的第一沟道111具有大于其它第一沟道111的宽度。

请参阅图2至图8，图2至图8绘示了本发明第一优选实施例制作半导体功率组件的方法示意图，其中图2为沿图1的剖线A-A’所绘示的剖面示意图。如图2所示，首先提供一基底10，于该基底10上形成一磊晶层11。其中，磊晶层11与基底10的材质可以为一半导体材料，且磊晶层11与基底10皆具有一第一导电类型，例如N型或P型。本优选实施例是以N型为例，但本发明不限于此。此外，基底10的掺杂浓度可以大于磊晶层11的掺杂浓度，其中基底10可作为一漏极层。接着，利用一第一掩模配合光刻工艺，于磊晶层11上形成一屏蔽图案(图未示)，并蚀刻未被屏蔽图案覆盖的磊晶层11，随后移除屏蔽图案，以于磊晶层11中形成至少一第一沟道111与至少一第二沟道112。如前文所述，第二沟道112的宽度是大于第一沟道111的宽度。因此在同一道蚀刻制程中，宽度较大的第二沟道112处将具有较高的蚀刻速率，所以在蚀刻制程后，第二沟道112的深度亦会大于第一沟道111。

为简化说明，下文中图3至图6是以沿图1的剖线A-A’的剖面示意图来说明本发明的制作方法。如图3所示，于第一沟道111与第二沟道112的表面形成一第一介电层12。其中，第一介电层12的形成可以利用热氧化制程、化学气相沈积制程或其它合适的制程。再者，第一介电层12的厚度约为1000埃至5000埃，且其材质可以为二氧化硅或其它介电材质。接下来，沉积一第一导电层13并填满第一沟道111与第二沟道112。其中，第一导电层13可直接沉积一导电层，例如为一掺杂的多晶硅层或一导体，但不限于此。举例来说，形成第一导电层13的方式也可以先沉积一纯质多晶硅(IntrinsicPolysilicon)层，再利用一离子注入工艺进行掺杂，并可选择性地于离子注入工艺后进行一热驱入制程。

如图4所示，接着蚀刻部分第一导电层13，以于第一沟道111中形成一遮蔽电极131且于第二沟道112中形成一终端电极132，并暴露出第一沟道111的上侧壁与第二沟道112的上侧壁。更明确的说，本发明可以不需额外的掩模，全面性地对第一导电层13进行蚀刻制程，以移除位于第一沟道111与第二沟道112外部的第一导电层13且移除部份位于第一沟道111与第二沟道112内部的第一导电层13。在第一导电层13的蚀刻制程中，可调整蚀刻时间或其它制程参数来达到一预定的蚀刻深度，进而分别暴露出第一沟道111与第二沟道112的上半部。之后，移除位于第一沟道111与第二沟道112的上侧壁的第一介电层12，并随后形成一栅极介电层14于第一沟道111的上侧壁与第二沟道112的上侧壁上且覆盖于遮蔽电极131上与终端电极132上。其中，栅极介电层14可以是一低温氧化物与高温氧化物的组合，或是利用高密度等离子体(High-density plasma，HDP)制程形成，亦或是利用高压氧化(High-pressureoxidation，HIPOX)制程形成，以形成高质量的介电层，但不以此为限。在本较佳实施中，栅极介电层14可以全面性地形成，故栅极介电层14另外覆盖于第一沟道111与第二沟道112外部的磊晶层11上。

如图5所示，随后于栅极介电层14上沉积一第二导电层15，以填满第一沟道111且部分填充于第二沟道112。更明确的说，本发明利用第一沟道111与第二沟道112的宽度的不同，故可不需使用额外的掩模，便能达到填满第一沟道111且部分填充于第二沟道112的效果。

如图6所示，接着蚀刻第二导电层15，以去除位于第二沟道112的第二导电层15并于各第一沟道111中形成一栅极151。更明确的说，本发明可以对第二导电层进行一全面性的等向性蚀刻制程，不需使用额外的掩模即可于同一道蚀刻制程中移除位于第二沟道112的第二导电层15并于第一沟道111中余留部分第二导电层15，其中位于第一沟道111中的第二导电层15是作为一栅极151。在本优选实施例中，第二导电层15可以是一多晶硅层，因此本发明可于蚀刻该第二导电层15之后选择性进行一氧化制程，以完全氧化残余于第二沟道112的第二导电层15。

请参阅图7与图8，图7仍是以沿图1的剖线A-A’的剖面示意图来说明本发明的制作方法，而图8则是以沿图1的剖线B-B’的剖面示意图来辅助说明。如图7与图8所示，于磊晶层11中形成至少一基体区(BodyRegion)113围绕第一沟道111，其中基体区113具有与第一导电类型不同的一第二导电类型。例如在本优选实施例中，磊晶层11与基底10的第一导电类型同为N型，因此基体区113的第二导电类型为P型。随后，于基体区113中相对于基底10的一侧形成至少一源极区114(SourceRegion)围绕第一沟道111，其中源极区114具有第一导电类型。例如在本优选实施例中，源极区114为N型。其中，基体区113与源极区114的形成方式可以分别利用一离子注入工艺，并且可选择性地于离子注入工艺后进行一热驱入制程，以达到预定的接面深度，但不以此为限。此外，本优选实施例未使用额外的掩模，全面性地形成于磊晶层11中。然而于另一优选实施例中，本发明可以另外使用一第二掩模配合光刻工艺，以定义源极区114的设置位置。请参阅图7A。图7A绘示了图7的另一实施例的剖面示意图。如图7A所示，围绕第二沟道112的基体区113可以不形成源极区114，换言之，围绕第二沟道112的磊晶层11仅有基体区113而无源极区114。再者，围绕第一沟道111的磊晶层11于主动区外的区域也可以不需要源极区114。借由上述定义源极区114的方式，可以达到较佳的未箝制电感性切换(Unclamped InductiveSwitching，UIS)表现。

之后，如图7、图7A、与图8所示，全面性地于磊晶层11上形成一层间介电(Inter-Layer Dielectric，ILD)层16，以覆盖源极区114、栅极介电层14、与栅极151。其中，层间介电层16可以利用一高密度等离子体制程工艺或一化学气相沉积(Chemical Vapor Deposition，CVD)沉积形成，且其材质可以为氧化物、硼磷硅玻璃(BP SG)、氧化物与硼磷硅玻璃(BPS G)的组合、或其它合适材质。此外，可以加热层间介电层16使其流动，以形成较平坦的表面。随后，使用一第三掩模搭配微影蚀刻制程，于层间介电层16与栅极介电层14中形成多个接触孔20，以分别于不同位置暴露出源极区114、终端电极132、与栅极151。之后，形成一金属层(图未示)，再利用一第四掩模搭配微影蚀刻制程，于层间介电层16上形成一图案化金属层。图案化金属层的材质可以是钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)、铝硅铜合金(Al-Si-Cu)等，但不以此为限。其中，图案化金属层包括一源极金属层17(绘示于图7与图7A)与一栅极金属层18(绘示于图8)。关于源极金属层17与栅极金属层18的配置方式请再参阅图1，源极金属层17是设置于基底10的第一区域101上，而栅极金属层18是设置于基底10的第二区域102上。据此，如图7与图7A所示，源极金属层17可以填入暴露出源极区114的接触孔20与填入暴露出终端电极132的接触孔20，分别于各接触孔20中形成一接触插塞21，以与源极区114以及终端电极132电连接。同样的，如图8所示，栅极金属层18可以填入暴露出栅极151的接触孔20，于接触孔20中形成接触插塞21，以与栅极151电连接。

至此已完成第一较佳实施例优选实施例的半导体功率组件。如图7与图8所示，半导体功率组件包括基底10、磊晶层11、栅极结构30、与终端结构31。其中，栅极结构30包括遮蔽电极131、栅极151、与栅极介电层14。遮蔽电极131是设置于栅极151的下方，栅极介电层14是设置于该第一沟道111的上侧壁上且于该栅极151与该磊晶层11之间，并且设置于栅极151与遮蔽电极131之间。终端结构31则包括终端电极132以及设置于终端电极132与第二沟道112的侧壁之间的介电层。在本较佳实施例优选实施例中，上述的介电层可以包括设置于第二沟道112的第一介电层12、栅极介电层14、与层间介电层16。此外，遮蔽电极131与终端电极132彼此电连接，借此源极金属层17可透过暴露出遮蔽电极131的接触孔20，同时提供遮蔽电极131与终端电极132一外加源极电压。据此，遮蔽电极131可以降低栅极151与作为漏极层的基底10之间的电容值，且可以有效改善半导体功率组件的崩溃电压。栅极151则由栅极金属层18提供控制电压。

本发明半导体功率组件的终端结构可以具有不同于第一优选实施例的结构设计，下文将以第二优选实施例与第三优选实施例进一步说明，其余部分则相同于第一优选实施例的制作方式，在此不再赘述。请参阅图9，图9绘示了本发明第二优选实施例半导体功率组件的终端结构31的剖面示意图，其中终端结构31是沿图1的部分剖线A-A’所绘示。如图9所示，用以设置终端结构31的第二沟道112可以延伸进入基底10中，但并不以此为限，亦即第二沟道112也可以不延伸进入基底10中。更明确的说，在具有磊晶层11的基底10上形成第二沟道112的制程中，调整制程参数可以使第二沟道112的蚀刻深度贯穿磊晶层11而深入基底10中。举例来说，可以利用提高蚀刻时间、提高蚀刻浓度、或加宽第二沟道112的宽度等方式来增加第二沟道112的蚀刻深度。据此，第二优选实施例中半导体功率组件的终端结构31可以提供较佳的耐电压能力，有效的防止半导体功率组件与其它组件间的互相影响。另外，如图9所示，第二沟道112仅被基体区113环绕，而没有额外的源极区，以达到较佳的未箝制电感性切换表现。

请参阅图10，图10绘示了本发明第三优选实施例半导体功率组件的终端结构31的剖面示意图，其中终端结构31是沿图1的部分剖线A-A’所绘示。如图10所示，于形成第一介电层12之前，制作方法另包括于第二沟道112的下方形成一掺杂区115，且掺杂区115邻接第二沟道112。更明确的说，掺杂区115的形成可以利用一离子注入工艺，且掺杂区115具有与第一导电类型相同的导电类型。例如，本优选实施例与第一优选实施例相同，磊晶层11与基底10的第一导电类型为N型，因此掺杂区115为N型。此外，掺杂区115的掺杂浓度大于磊晶层11的掺杂浓度。据此，本发明可以避免寄生晶体管(parasitic transistor)的开启所导致的漏电(leakage)。值得注意的是，本发明的终端结构31并不局限于上述的三个优选实施例。举例来说，终端结构可以同时具有第二优选实施例的延伸进入基底的技术特征以及第三优选实施例的掺杂区的技术特征。

综上所述，本发明的半导体功率组件与其制作方法，仅需三到四个道掩模制作工艺即可完成先前技术需要八到九个道掩模制作工艺的沟道式金氧半场效晶体管，有效的简化制作工艺、提高产能、与减少生产成本。此外，本发明于栅极下方设有遮蔽电极，可以降低栅极与漏极层之间的电容值，且可以有效改善半导体功率组件的崩溃电压。另外，由终端电极以及设置于终端电极与第二沟道的侧壁之间的介电层所组成的终端结构，可用以防止半导体功率组件与其它组件间的互相影响。再者，本发明用以设置终端结构的第二沟道可以延伸进入基底中，以提供较佳的耐电压能力，亦或是于第二沟道的底部形成一掺杂区，可以利用调整掺杂区的浓度来控制终端结构的耐电压能力，进而提升终端结构的阻绝效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体功率组件的制作方法，其特征在于，包括：

提供一基底；

于该基底上形成一磊晶层；

于该磊晶层中形成至少一第一沟道与至少一第二沟道；

沉积一第一导电层并填满该第一沟道与该第二沟道；

蚀刻该第一导电层，以于该第一沟道中形成一遮蔽电极且于该第二沟道中形成一终端电极，并暴露出该第一沟道的一上侧壁与该第二沟道的一上侧壁；

形成一栅极介电层于该第一沟道的该上侧壁与该第二沟道的该上侧壁上且覆盖于该遮蔽电极上与该终端电极上；

于该栅极介电层上沉积一第二导电层，以填满该第一沟道且部分填充于该第二沟道；以及

蚀刻该第二导电层，以去除位于该第二沟道的该第二导电层并于该第一沟道中形成一栅极。

2.如权利要求1所述的制作方法，其特征在于，该第二沟道的一宽度是大于该第一沟道的一宽度。

3.如权利要求1所述的制作方法，其特征在于，该第二沟道延伸进入该基底中。

4.如权利要求1所述的制作方法，其特征在于，于形成该第一导电层之前，该制作方法另包括于该第一沟道与该第二沟道的表面形成一第一介电层。

5.如权利要求4所述的制作方法，其特征在于，于形成该第一介电层之前，该制作方法另包括于该第二沟道的下方形成一掺杂区。

6.如权利要求1所述的制作方法，其特征在于，蚀刻该第二导电层是利用一等向性蚀刻制程。

7.如权利要求1所述的制作方法，其特征在于，该第二导电层为一多晶硅层，且该制作方法另包括于蚀刻该第二导电层之后进行一氧化制程。

8.如权利要求1所述的制作方法，其特征在于，另包括于该磊晶层中形成一基体区围绕该第一沟道，并且于该基体区中形成一源极区围绕该第一沟道。

9.如权利要求8所述的制作方法，其特征在于，另包括形成一层间介电层，以覆盖该源极区、该栅极、与该栅极介电层。

10.如权利要求9所述的制作方法，其特征在于，另包括于该层间介电层与该栅极介电层中形成多个接触孔，以分别暴露出该源极区、该终端电极、与该栅极。

11.如权利要求10所述的制作方法，其特征在于，另包括于该层间介电层上沉积一源极金属层，且填入暴露出该源极区的该接触孔与暴露出该终端电极的该接触孔，以电连接该源极区与该终端电极。

12.如权利要求10所述的制作方法，其特征在于，另包括于该层间介电层上沉积一栅极金属层，且填入暴露出该栅极的该接触孔，以电连接该栅极。

13.一种半导体功率组件，其特征在于，包括：

一基底；

一磊晶层，设置于该基底上，其中该磊晶层具有至少一第一沟道与一第二沟道；

一栅极结构，设置于该第一沟道中，该栅极结构包括：

一遮蔽电极与一栅极，且该遮蔽电极设置于该栅极的下方；以及

一栅极介电层，设置于该第一沟道的一上侧壁上且于该栅极与该磊晶层之间；

一终端结构，设置于该第二沟道中，该终端结构包括：

一终端电极，其中该终端电极与该遮蔽电极彼此相连接；以及

一介电层，设置于该终端电极与该第二沟道的侧壁之间；以及

一基体区，设置于该磊晶层中，其中该第二沟道仅被该基体区环绕。

14.如权利要求13所述的半导体功率组件，其特征在于，该第二沟道延伸进入该基底中。

15.如权利要求13所述的半导体功率组件，其特征在于，另包括一掺杂区设置于该第二沟道的下方。

16.如权利要求15所述的半导体功率组件，其特征在于，该掺杂区的一导电类型与该磊晶层的一导电类型相同。

17.如权利要求13所述的半导体功率组件，其特征在于，该磊晶层包括围绕该第一沟道的该基体区与一源极区，并且该半导体功率组件另包括一层间介电层覆盖该源极区、该栅极、与该栅极介电层。

18.如权利要求17所述的半导体功率组件，其特征在于，该层间介电层与该栅极介电层具有多个接触孔，以分别暴露出该源极区、该终端电极、与该栅极。

19.如权利要求18所述的半导体功率组件，其特征在于，另包括一源极金属层设置于该层间介电层上，且该源极金属层经由暴露出该源极区的该接触孔与暴露出该终端电极的该接触孔，电连接该源极区与该终端电极。

20.如权利要求18所述的半导体功率组件，其特征在于，另包括一栅极金属层设置于该层间介电层上，且该栅极金属层经由暴露出该栅极的该接触孔，电连接该栅极。

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