CN102299107B - 相变存储器存储单元底电极的制作方法 - Google Patents

相变存储器存储单元底电极的制作方法 Download PDF

Info

Publication number
CN102299107B
CN102299107B CN 201010217798 CN201010217798A CN102299107B CN 102299107 B CN102299107 B CN 102299107B CN 201010217798 CN201010217798 CN 201010217798 CN 201010217798 A CN201010217798 A CN 201010217798A CN 102299107 B CN102299107 B CN 102299107B
Authority
CN
China
Prior art keywords
layer
doping
amorphous silicon
silicon nitride
many
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 201010217798
Other languages
English (en)
Other versions
CN102299107A (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 201010217798 priority Critical patent/CN102299107B/zh
Publication of CN102299107A publication Critical patent/CN102299107A/zh
Application granted granted Critical
Publication of CN102299107B publication Critical patent/CN102299107B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种相变存储器存储单元底电极的制作方法：采用了以氮化硅为掩膜，对掺杂的多晶硅或者非晶硅进行氧化的方法，未氧化的掺杂多晶硅或者非晶硅部分构成了底电极。本发明形成了更小的底电极与相变层的接触面积。

Description

相变存储器存储单元底电极的制作方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种相变存储器存储单元底电极的制作方法。
背景技术
目前，相变存储器(Phase-Change RAM，PC RAM)由于具有非易失性、循环寿命长、元件尺寸小、功耗低、可多级存储、高效读取、抗辐照、耐高低温、抗振动、抗电子干扰和制造工艺简单等优点，被认为最有可能取代目前的闪存(Flash)、动态随机存取存储器(DRAM)和静态存储器(SRAM)而成为未来半导体存储器主流产品。
PC RAM存储单元的结构示意图如图1所示，其包括位于绝缘层100中的相变层102，以及与相变层接触的底电极101和顶电极103。相变层102、底电极101和顶电极103都为柱状。绝缘层100可以是氧化硅；底电极101可以是掺杂的多晶硅、掺杂的非晶硅或者金属钨的硅化物等导电材质；顶电极103可以是金属铜、金等。PC RAM存储单元的相变层，是相变存储器最核心的区域，用于相变材料发生相变，实现存储功能。目前相变层有多种合金材料，一般为硫族化物，而锗锑碲(GST，GeSbTe)合金是公认的研究最多的最为成熟的相变材料。相变层要实现相变需要较高的温度，一般使用底电极对相变层进行加热，而顶电极仅起到互连作用。底电极对相变的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用大驱动电流，因此其写操作电流要达到1毫安(mA)左右，然而驱动电流并不能无限制地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。现有一种提高加热效果的方法是，缩小底电极与相变层的接触面积，提高接触电阻。因此，如何缩小底电极与相变层的接触面积，成为相变存储器制作过程中比较关注的问题。
发明内容
有鉴于此，本发明解决的技术问题是：缩小底电极与相变层的接触面积。
为解决上述技术问题，本发明的技术方案具体是这样实现的：
本发明公开了一种相变存储器存储单元底电极的制作方法，该方法包括：
在半导体衬底上依次沉积掺杂的多/非晶硅层和氮化硅层；所述掺杂的多/非晶硅层的含义为掺杂的多晶硅层或者掺杂的非晶硅层；
在氮化硅层的表面涂布光阻胶层，并曝光显影图案化所述光阻胶层，所述图案化的光阻胶层为圆柱形，用于定义各个存储单元的位置；
以图案化的光阻胶层为掩膜，刻蚀所述氮化硅层形成图案化的圆柱形氮化硅层；
去除光阻胶层后，以图案化的圆柱形氮化硅层为掩膜，对掺杂的多/非晶硅层进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层；所述第一预定深度的氧化硅层为掺杂的多/非晶硅层的高度；所述第一预定宽度的氧化硅层为各个存储单元底电极之间的缝隙；所述底电极位于圆柱形氮化硅层下方，为未氧化的圆柱形掺杂多/非晶硅层。
所述去除光阻胶层后，以图案化的圆柱形氮化硅层为掩膜，对掺杂的多/非晶硅层进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层之前，该方法进一步包括：以图案化的圆柱形氮化硅层为掩膜，刻蚀掺杂的多/非晶硅层至第二预定深度和第二预定宽度的步骤；
所述第一预定宽度大于第二预定宽度，第一预定深度大于第二预定深度。
所述刻蚀掺杂的多/非晶硅层为各向同性刻蚀或者各向异性刻蚀；
所述各向同性刻蚀掺杂的多/非晶硅层的气体包括四氟化碳CF4、六氟化硫SF6或三氟化氮NF3中的一种，或者几种的任意组合；
所述各向异性刻蚀掺杂的多/非晶硅层的气体包括CF4、溴化氢HBr或氯气Cl2中的一种，或者几种的任意组合。
所述氧化为热氧化或者等离子辅助氧化的方法。
在沉积掺杂的多/非晶硅层和氮化硅层之间，该方法进一步包括对掺杂的多/非晶硅层进行氨气退火的步骤。
由上述的技术方案可见，本发明相变存储器存储单元底电极的形成方法，采用了以氮化硅为掩膜，对多晶硅或者非晶硅进行氧化的方法，未氧化的多晶硅或者非晶硅部分构成了底电极，并且通过控制氧气通入量及通入时间，准确控制底电极与相变层接触的直径宽度，从而形成了更小的底电极与相变层的接触面积。
附图说明
图1为PC RAM存储单元的结构示意图。
图2为本发明制作相变存储器存储单元底电极的方法流程示意图。
图2a至图2d为本发明制作相变存储器存储单元底电极的具体剖面示意图。
图2e至图2f为形成底电极之后采用相变层研磨方法形成相变层的具体剖面示意图。
图2e’至图2g’为形成底电极之后采用相变层刻蚀方法形成相变层的具体剖面示意图。
图3a至图3e为本发明优选实施例制作相变存储器存储单元底电极的具体剖面示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明制作相变存储器存储单元底电极的方法流程示意图如图2所示，其包括以下步骤，下面结合图2a至图2d进行说明。
步骤21、请参阅图2a，在半导体衬底100上依次沉积掺杂的多晶硅层201和氮化硅层202。
本发明中掺杂的多晶硅还可以替换为掺杂的非晶硅，多晶硅或者非晶硅掺杂之后才可以导电，作为底电极使用。之所以采用多晶硅或者非晶硅，是因为其具有很好的与上下层匹配的晶格，且后续对多晶硅或者非晶硅进行氧化时，具有较好的氧化效果，使得多晶硅或者非晶硅能够被均匀地氧化。本发明中采用氮化硅层202，后续在反应腔内通入氧气对掺杂的多晶硅层201进行氧化时，氮化硅性质比较稳定，可以确保在氧化多晶硅的同时，氮化硅层不被氧化；
步骤22、请参阅图2b，在氮化硅层202的表面涂布光阻胶层203，并曝光显影图案化所述光阻胶层203，所述图案化的光阻胶层203为圆柱形，用于定义各个存储单元的位置；
步骤23、请参阅图2c，以图案化的光阻胶层203为掩膜，刻蚀所述氮化硅层203形成图案化的圆柱形氮化硅层202；
刻蚀氮化硅层202的气体主要为四氟化碳(CF4)；
步骤24、请参阅图2d，去除光阻胶层203后，以图案化的圆柱形氮化硅层202为掩膜，对掺杂的多晶硅层201进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层204，而位于图案化的圆柱形氮化硅层202下方，未被氧化部分构成圆柱形底电极。因为底电极是圆柱形的，所以对掺杂的多晶硅层201的氧化深度，即第一预定深度为整个掺杂的多晶硅层201的高度。氧化硅层是不导电的，恰好将未被氧化的底电极绝缘起来。第一预定宽度为各个存储单元的底电极之间的缝隙，图中并未示出其他存储单元。具体为向反应腔内通入氧气，将多晶硅氧化为氧化硅，因此原来掺杂多晶硅的体积会增大，氧化硅的高度会稍高于图案化的氮化硅层202底面的高度。氧化的方法有多种，可以为热氧化，也可以为等离子辅助氧化。氧化之后剩余在横向上掺杂的多晶硅层201的宽度A即为底电极与相变层接触的直径宽度。
对掺杂的多晶硅层201进行氧化，使得氧化之后剩余在横向上掺杂的多晶硅层201的直径为A，可以通过预定氧化时间及预定氧气流量来进行控制，通入氧气的量越大，氧化时间越长，形成的A则越小；另一方面，也可以调整图案化的圆柱形氮化硅层202的直径，其直径越小，氧化越容易进行到其位置的下方，在同样氧气流量下，需要的氧化时间则越少。具体来说，首先选择一片需要氧化的测试晶片(wafer)，该wafer上形成有与产品晶片相同的结构。其中，产品晶片为其上已经分布了器件的晶片，最终可以经过多道工序成为成品；而测试晶片虽然测试结构与产品晶片相同，但在测试之后被废弃。测试晶片在氧化时进行多次试验，每次预先设定氧化时间及氧气流量，并将氧化后的wafer置入测量机台进行尺寸测量，将最终达到预定宽度A时的时间及流量，作为同批wafer在该步骤中的预定氧化时间及氧气流量。
至此，本发明的相变存储器存储单元底电极形成。一般地，半导体衬底100上设有多个导电拴(图中未示)，相应与各个底电极电性连接。
为清楚说明本发明，下面简单介绍与底电极接触的相变层的形成过程。相变层的形成有两种方法，一种称为相变层研磨(GST CMP)的方法，另一种称为相变层刻蚀(GST etch)的方法。这两种方法对本发明的底电极都适用。
对于第一种相变层研磨方法，接续步骤24，则
步骤25、请参阅图2e，去除图案化的圆柱形氮化硅层202；
步骤26、请参阅图2f，在氧化硅层204及显露出的掺杂的多晶硅层201表面沉积相变层205，并对相变层205进行刻蚀，形成预定尺寸的柱状相变层。从上述步骤可以看出，该方法是对沉积的相变材料进行刻蚀，从而形成相变层。
对于第二种相变层刻蚀方法，接续步骤24，则
步骤25’、请参阅图2e’，在氧化硅层204及图案化的圆柱形氮化硅层202的表面沉积氧化物层206，并对该层进行CMP平坦化至显露出图案化的圆柱形氮化硅层202；
步骤26’、请参阅图2f’，对显露出的图案化的圆柱形氮化硅层202进行刻蚀至完全去除，以显露出掺杂的多晶硅层201，即底电极；
步骤27’、请参阅图2g’，在去除图案化的圆柱形氮化硅层202的位置填充相变层205，并对沉积到该位置外的相变层205进行CMP平坦化，直至将该位置外的相变层205完全研磨掉。
从上述步骤可以看出，该方法是对沉积的相变材料进行CMP研磨平坦化，从而形成相变层。
无论相变层研磨方法还是相变层刻蚀方法，都为现有技术，底电极已经在步骤21～24的过程中形成，通过控制步骤24的氧气通入量及通入时间，控制底电极与相变层接触的直径宽度。该方法对于实现更小的接触直径宽度，非常简单且容易控制，从而得到了底电极对相变层更好的加热效果。
上述在步骤24中，对掺杂的多晶硅层201氧化的准确控制，决定了底电极与相变层接触的直径宽度(面积)，为了使得到的宽度A的尺寸更加准确，本发明优选实施例在步骤24去除光阻胶层203后，对掺杂的多晶硅层201进行氧化之前，加入了刻蚀掺杂的多晶硅层201的步骤。
本发明优选实施例制作相变存储器存储单元底电极的方法，包括以下步骤，下面结合图3a至图3e进行说明。
步骤31、请参阅图3a，在半导体衬底100上依次沉积掺杂的多晶硅层201和氮化硅层202。
本发明中掺杂的多晶硅还可以替换为掺杂的非晶硅，多晶硅或者非晶硅掺杂之后才可以导电，作为底电极使用。之所以采用多晶硅或者非晶硅，是因为其具有很好的与上下层匹配的晶格，且后续对多晶硅或者非晶硅进行氧化时，具有较好的氧化效果，使得多晶硅或者非晶硅能够被均匀地氧化。本发明中采用氮化硅层202，后续在反应腔内通入氧气对掺杂的多晶硅层201进行氧化时，氮化硅性质比较稳定，可以确保在氧化多晶硅的同时，氮化硅层不被氧化；
步骤32、请参阅图3b，在氮化硅层202的表面涂布光阻胶层203，并曝光显影图案化所述光阻胶层203，所述图案化的光阻胶层203为圆柱形，用于定义各个存储单元的位置；
步骤33、请参阅图3c，以图案化的光阻胶层203为掩膜，刻蚀所述氮化硅层203形成图案化的圆柱形氮化硅层202；
刻蚀氮化硅层202的气体主要为CF4；
步骤34、请参阅图3d，去除光阻胶层203后，以图案化的圆柱形氮化硅层202为掩膜，刻蚀掺杂的多晶硅层201至第二预定深度和第二预定宽度。
其中，对掺杂的多晶硅层201的刻蚀可以是各向同性的刻蚀，即在横向和纵向上都有一定宽度和深度的刻蚀，刻蚀气体可以包括四氟化碳(CF4)、六氟化硫(SF6)或三氟化氮(NF3)中的一种，或者是上述几种的任意组合；也可以是各向异性的刻蚀，即只在纵向上有一定深度的刻蚀，刻蚀气体可以包括CF4、溴化氢(HBr)或氯气(Cl2)中的一种，或者是上述几种的任意组合。
对于掺杂的多晶硅层201在横向或者纵向上的刻蚀尺寸也是通过预定刻蚀时间来进行控制。测试晶片在刻蚀时进行多次试验，每次预先设定刻蚀时间进行刻蚀，并将刻蚀后的wafer置入测量机台进行尺寸测量，将最终达到预定刻蚀尺寸时的刻蚀时间，作为同批wafer在该步骤中的预定刻蚀时间。
该步骤中控制刻蚀之后掺杂的多晶硅层201的直径宽度L占图案化的氮化硅层202宽度的1/2～1。控制刻蚀掺杂的多晶硅层201时的纵向深度H占掺杂的多晶硅层201高度的0～1。如果是异向刻蚀，则刻蚀不会向横向延伸，即刻蚀只沿着图案化的氮化硅层202向下刻蚀，不会刻蚀到图案化的氮化硅层202正下方部分的掺杂多晶硅，L与图案化的氮化硅层202宽度相同；如果是横向刻蚀，则刻蚀不但沿着图案化的氮化硅层202向下进行，而且会刻蚀到图案化的氮化硅层202正下方部分的掺杂多晶硅，使得L减少。L的宽度不能太窄，否则后续会将L宽度内的多晶硅全部氧化；而且H可以具有一定的数值，当H较大时，可以使后续氧化时的尺寸更加规则，从而更精确地控制步骤35中氧化掺杂多晶硅后，形成底电极的特征尺寸(CD)；
步骤35、请参阅图3e，以图案化的圆柱形氮化硅层202为掩膜，对掺杂的多晶硅层201进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层204，而位于图案化的圆柱形氮化硅层202下方，未被氧化部分构成圆柱形底电极。因为底电极是圆柱形的，所以对掺杂的多晶硅层201的氧化深度，即第一预定深度为整个掺杂的多晶硅层201的高度。第一预定宽度为各个存储单元的底电极之间的缝隙，图中并未示出其他存储单元。具体为向反应腔内通入氧气，将多晶硅氧化为氧化硅，因此原来掺杂多晶硅的体积会增大，氧化硅将步骤34中刻蚀的凹陷部分填充满。氧化的方法有多种，可以为热氧化，也可以为等离子辅助氧化。氧化之后剩余在横向上掺杂的多晶硅层201的宽度A即为底电极与相变层接触的直径宽度。
对于掺杂的多晶硅层201氧化成具有第一预定宽度和第一预定深度的氧化硅层，可以通过预定氧化时间及氧气流量来进行控制。由于在刻蚀掺杂的多晶硅层201具有第二预定宽度和第二预定深度的基础上，进行氧化，以使A达到底电极的预定宽度，所以第一预定宽度大于刻蚀的第二预定宽度，第一预定深度大于刻蚀的第二预定深度。
至此，本发明优选实施例的底电极形成。一般地，半导体衬底100上设有多个导电拴(图中未示)，相应与各个底电极电性连接。
在沉积掺杂的多晶硅层201和氮化硅层202之间，可以进一步包括对掺杂的多晶硅层201进行氨气退火的步骤。氧化掺杂的多晶硅层201时，由于掺杂的多晶硅层201内具有颗粒结构，而且在颗粒边界(grain boundary)处的氧化速率比颗粒内部的氧化速率要快很多，所以采用氨气对掺杂的多晶硅层201进行退火，有利于降低颗粒边界处的氧化，使得掺杂的多晶硅层201内的氧化速率趋于一致，形成均匀的氧化硅层。对于掺杂的非晶硅，上述氨气退火的方法仍然适用。
综上所述，本发明底电极的形成方法，采用了以氮化硅为掩膜，对多晶硅或者非晶硅进行氧化的方法，未氧化的多晶硅或者非晶硅部分构成了底电极，并且通过控制氧气通入量及通入时间，准确控制底电极与相变层接触的直径宽度，从而形成了更小的底电极与相变层的接触面积。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (5)

1.一种相变存储器存储单元底电极的制作方法，该方法包括：
在半导体衬底上依次沉积掺杂的多/非晶硅层和氮化硅层；所述掺杂的多/非晶硅层的含义为掺杂的多晶硅层或者掺杂的非晶硅层；
在氮化硅层的表面涂布光阻胶层，并曝光显影图案化所述光阻胶层，所述图案化的光阻胶层为圆柱形，用于定义各个存储单元的位置；
以图案化的光阻胶层为掩膜，刻蚀所述氮化硅层形成图案化的圆柱形氮化硅层；
去除光阻胶层后，以图案化的圆柱形氮化硅层为掩膜，对掺杂的多/非晶硅层进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层；所述氧化硅层的第一预定深度为掺杂的多/非晶硅层的高度；所述氧化硅层的第一预定宽度为各个存储单元底电极之间的缝隙；所述底电极位于圆柱形氮化硅层下方，为未氧化的圆柱形掺杂多/非晶硅层。
2.如权利要求1所述的方法，其特征在于，所述去除光阻胶层后，以图案化的圆柱形氮化硅层为掩膜，对掺杂的多/非晶硅层进行氧化形成具有第一预定宽度和第一预定深度的氧化硅层之前，该方法进一步包括：以图案化的圆柱形氮化硅层为掩膜，刻蚀掺杂的多/非晶硅层至第二预定深度和第二预定宽度的步骤；
所述第一预定宽度大于第二预定宽度，第一预定深度大于第二预定深度。
3.如权利要求2所述的方法，其特征在于，所述刻蚀掺杂的多/非晶硅层为各向同性刻蚀或者各向异性刻蚀；
所述各向同性刻蚀掺杂的多/非晶硅层的气体包括四氟化碳CF4、六氟化硫SF6或三氟化氮NF3中的一种，或者几种的任意组合；
所述各向异性刻蚀掺杂的多/非晶硅层的气体包括CF4、溴化氢HBr或氯气Cl2中的一种，或者几种的任意组合。
4.如权利要求1、2或3所述的方法，其特征在于，所述氧化为热氧化或者等离子辅助氧化的方法。
5.如权利要求1或2所述的方法，其特征在于，在沉积掺杂的多/非晶硅层和氮化硅层之间，该方法进一步包括对掺杂的多/非晶硅层进行氨气退火的步骤。
CN 201010217798 2010-06-28 2010-06-28 相变存储器存储单元底电极的制作方法 Active CN102299107B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010217798 CN102299107B (zh) 2010-06-28 2010-06-28 相变存储器存储单元底电极的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010217798 CN102299107B (zh) 2010-06-28 2010-06-28 相变存储器存储单元底电极的制作方法

Publications (2)

Publication Number Publication Date
CN102299107A CN102299107A (zh) 2011-12-28
CN102299107B true CN102299107B (zh) 2013-06-26

Family

ID=45359422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010217798 Active CN102299107B (zh) 2010-06-28 2010-06-28 相变存储器存储单元底电极的制作方法

Country Status (1)

Country Link
CN (1) CN102299107B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719964A (zh) * 2014-12-05 2016-06-29 中国科学院微电子研究所 一种平坦化的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1885542A (zh) * 2005-06-20 2006-12-27 三星电子株式会社 具有单元二极管和互相自对准的底电极的相变存储单元及其制造方法
CN1960020A (zh) * 2005-11-02 2007-05-09 尔必达存储器株式会社 非易失存储元件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800563B2 (en) * 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
TWI333273B (en) * 2007-05-02 2010-11-11 Powerchip Technology Corp Methods for reducing a contact area between heating electrode and phase-change material layer, phase-change memory devices and methods for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1885542A (zh) * 2005-06-20 2006-12-27 三星电子株式会社 具有单元二极管和互相自对准的底电极的相变存储单元及其制造方法
CN1960020A (zh) * 2005-11-02 2007-05-09 尔必达存储器株式会社 非易失存储元件及其制造方法

Also Published As

Publication number Publication date
CN102299107A (zh) 2011-12-28

Similar Documents

Publication Publication Date Title
CN101257087B (zh) 具有填充侧壁存储元件的相变化存储单元及其制造方法
CN101783390B (zh) 具有改善结构稳定性的存储单元及其制造方法
US10964752B2 (en) Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same
KR100668824B1 (ko) 상변환 기억 소자 및 그 제조방법
US7728352B2 (en) Damascene conductive line for contacting an underlying memory element
US7456421B2 (en) Vertical side wall active pin structures in a phase change memory and manufacturing methods
US7220983B2 (en) Self-aligned small contact phase-change memory method and device
CN100573952C (zh) 使用单一接触结构的桥路电阻随机存取存储元件及方法
US20200395407A1 (en) Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same
KR20100076274A (ko) 상변화 메모리 소자 및 그 제조방법
US10297312B1 (en) Resistive memory cell programmed by metal alloy formation and method of operating thereof
US20070241319A1 (en) Phase change memory device having carbon nano tube lower electrode material and method of manufacturing the same
US20080090324A1 (en) Forming sublithographic heaters for phase change memories
US8916414B2 (en) Method for making memory cell by melting phase change material in confined space
US7135727B2 (en) I-shaped and L-shaped contact structures and their fabrication methods
JP2009206418A (ja) 不揮発性メモリ装置及びその製造方法
KR20090069772A (ko) 콘택 저항 및 리셋 커런트를 개선할 수 있는 상변화 메모리소자 및 그 제조방법
US8084759B2 (en) Integrated circuit including doped semiconductor line having conductive cladding
CN102299107B (zh) 相变存储器存储单元底电极的制作方法
JP2008300820A (ja) 相変化メモリ装置とその製造方法
KR101096445B1 (ko) 상변화 기억 소자 및 그의 제조방법
JP2009099854A (ja) 縦型相変化メモリ装置の製造方法
KR100728984B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR20060122266A (ko) 상변환 기억 소자 및 그의 제조방법
CN101958337B (zh) 相变存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20121116

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121116

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant