CN102280490B - 开关组件 - Google Patents
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Abstract
一种开关组件，其包括一栅极、一通道层、一栅绝缘层、一源极、一漏极以及一漏电流抑制层。栅绝缘层配置于栅极与通道层之间，源极与漏极分别与通道层接触，且源极与漏极彼此分离。漏电流抑制层配置于通道层上，漏电流抑制层位于源极与漏极之间以于通道层中形成一材料诱发空乏区。
Description
技术领域
本发明是关于一种开关组件，且特别是关于一种具有漏电流抑制层(leakage current restrain layer)以及材料诱发空乏区(material-induced depletionregion)的开关组件。
背景技术
近年来，薄膜晶体管在液晶显示器(Liquid Crystal Display，LCD)的应用日趋广泛，且相关的产品也在陆续量产中。一般而言，薄膜晶体管大致上可区分为非晶硅薄膜晶体管、多晶硅薄膜晶体管、氧化物半导体薄膜晶体管等。不论是何种型态的薄膜晶体管，其在关闭状态(Off state)下的漏电流是无法完全避免的。漏电流产生的原因主要是因为通道层的厚度过厚以及制程条件（如通道层的沉积条件、主动层的后制程（如紫外光照射）、离子布植的制程条件等）不稳定所导致。当通道层的厚度过后或者形成通道层的制程条件不稳定时，栅极对于通道层的控制能力便会下降，导致背通道效应(back channeleffect)。详言之，在与源极以及漏极接触的通道层表面上会有漏电路径(leakage path)产生，此位于源极与漏极之间的漏电路径将使得漏电流无法被抑制，进而导致薄膜晶体管的电气特性恶化。
承上所述，如何进一步改善薄膜晶体管的电气特性，以有效降低薄膜晶体管在关闭状态下的漏电流，实为研发者目前亟欲解决的问题之一。
发明内容
本发明提供一种具有漏电流抑制层以及由漏电流抑制层诱发所形成的材料诱发空乏区的开关组件。
本发明提供一种开关组件，其包括一栅极、一通道层、一栅绝缘层、一源极、一漏极以及一漏电流抑制层。栅绝缘层配置于栅极与通道层之间，源极与漏极分别与通道层接触，且源极与漏极彼此分离。漏电流抑制层配置于通道层上，漏电流抑制层位于源极与漏极之间以于通道层中形成一材料诱发空乏区。
一种开关组件，包括：
一栅极；
一通道层；
一栅绝缘层，配置于该栅极与该通道层之间；
一源极；
一漏极，该源极与该漏极分别与该通道层接触，且该源极与该漏极彼此分离；以及
一漏电流抑制层，配置于该通道层上，该漏电流抑制层位于该源极与该漏极之间以于该通道层中形成一材料诱发空乏区。
所述的开关组件，其特征在于，包括：该漏电流抑制层不与该源极以及该漏极接触。
所述的开关组件，其特征在于，包括：该漏电流抑制层为电性浮置。
所述的开关组件，其特征在于，包括：该漏电流抑制层为电性耦接于一固定电位。
所述的开关组件，其特征在于，包括：该漏电流抑制层与该源极电性连接或与该漏极电性连接。
所述的开关组件，其特征在于，包括：该源极与该漏极的材质相同，而该源极以及该漏极的材质与该漏电流抑制层的材质不同。
所述的开关组件，其特征在于，包括：该漏电流抑制层的材质包括半导体或金属。
所述的开关组件，其特征在于，包括：该通道层的材质包括硅基半导体、锗基半导体或金属氧化物半导体。
所述的开关组件，其特征在于，还包括：一配置于该通道层上的蚀刻终止层，其中该源极与该漏极覆盖部分的该蚀刻终止层以及部分的该通道层，而该漏电流抑制层为嵌于该蚀刻终止层中并与该通道层接触。
所述的开关组件，其特征在于，还包括：一覆盖该通道层、该源极与该漏极的保护层，其中该通道层为覆盖部分该源极与部分该漏极，而该漏电流抑制层为嵌于该保护层中并与该通道层接触。
所述的开关组件，其特征在于，还包括：一覆盖该通道层、该源极、该漏极与该漏电流抑制层的保护层，其中该通道层为覆盖部分该源极与部分该漏极。
在本发明的一实施例中，前述的漏电流抑制层不与源极以及漏极接触。
在本发明的一实施例中，前述的漏电流抑制层为电性浮置(electricalfloating)。
在本发明的一实施例中，前述的漏电流抑制层为电性耦接于一固定电位。
在本发明的一实施例中，前述的漏电流抑制层与源极电性连接或与漏极电性连接。
在本发明的一实施例中，前述的源极与漏极的材质相同，而源极以及漏极的材质与漏电流抑制层的材质不同。
在本发明的一实施例中，前述的漏电流抑制层的材质包括半导体或金属。
在本发明的一实施例中，前述的通道层的材质包括硅基(silicon-based)半导体、锗基(germanium-based)半导体或金属氧化物半导体。
在本发明的一实施例中，前述的开关组件可进一步包括一配置于通道层上的蚀刻终止层，其中源极与漏极覆盖部分的蚀刻终止层以及部分的通道层，而漏电流抑制层为嵌于蚀刻终止层中并与通道层接触。
在本发明的一实施例中，前述的开关组件可进一步包括一覆盖通道层、源极与漏极的保护层，其中通道层为覆盖部分源极与部分漏极，而漏电流抑制层为嵌于保护层中并与通道层接触。
在本发明的一实施例中，前述的开关组件可进一步包括一覆盖通道层、源极、漏极与漏电流抑制层的保护层，其中通道层为覆盖部分源极与部分漏极。
由于本发明的开关组件具有漏电流抑制层以及由漏电流抑制层诱发所形成的材料诱发空乏区，因此本发明的开关组件具有良好的电气特性(electrical characteristics)。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为本发明第一实施例的主动组件的剖面示意图；
图2为本发明第二实施例的主动组件的剖面示意图；
图3为本发明第三实施例的主动组件的剖面示意图；
图4为本发明第四实施例的主动组件的剖面示意图；
图5A至图5C为栅极电压(gate voltage)与漏极电流(drain current)的关系图。
附图标识
100、100’、100’’、100’’’：主动组件
110：漏电流抑制层
120：材料诱发空乏区
130：蚀刻终止层
140：保护层
G：栅极
GI：栅绝缘层
C、C’：通道层
S：源极
D：漏极
具体实施方式
第一实施例为，图1为本发明第一实施例的主动组件的剖面示意图。请参照图1，本实施例的开关组件100包括一栅极G、一通道层C、一栅绝缘层GI、一源极S、一漏极D以及一漏电流抑制层110。栅绝缘层GI配置于栅极G与通道层C之间，源极S与漏极D分别与通道层C接触，且源极S与漏极D彼此分离。此外，漏电流抑制层110配置于通道层C上，且漏电流抑制层110位于源极S与漏极D之间以于通道层C中形成一材料诱发空乏区120。
从图1可知，本实施例的源极S与漏极D例如为形成于通道层C的部分区域上，且漏电流抑制层110不与源极S以及漏极D接触。举例而言，本实施例的漏电流抑制层110例如是电性浮置，或者是耦接于一固定电位。然而，本发明并非限定漏电流抑制层110不得与源极S以及漏极D接触，在其它可行的实施例中，漏电流抑制层110可选择性地与源极S电性连接或是与漏极D电性连接。此时，漏电流抑制层110的电位便与所述电性连接的源极S或漏极D相同。值得注意的是，漏电流抑制层110不得同时与源极S以及漏极D电性连接。
请继续参照图1，主动组件100中的源极S与漏极D例如是采用相同材质制作，举例而言，源极S与漏极D例如是凭借图案化（例如微影蚀刻制程）同一层导体层所形成的。源极S与通道层C之间以及漏极D与通道层C之间会形成奥姆接触(ohmic contact)。此外，源极S以及漏极D的材质与漏电流抑制层110的材质不同，举例而言，源极S与漏极D是凭借图案化（例如微影蚀刻制程）同一层导体层所形成的，而漏电流抑制层110是凭借图案化（例如微影蚀刻制程）另一层导体层所形成的，本实施例不限定源极S、漏极D与漏电流抑制层110的形成顺序。
在本实施例中，漏电流抑制层110的材质例如为半导体（例如硅、锗、硅锗化合物、铟锡氧化物或铟锌氧化物）或金属（例如金、银、钯、铂、钨或钼），而通道层C的材质包括硅基半导体、锗基半导体或金属氧化物半导体（例如铟的氧化物、镓的氧化物、锌的氧化物、锡的氧化物、钼的氧化物、钒的氧化物、锑的氧化物、铋的氧化物、铼的氧化物、钽的氧化物、钨的氧化物、铌的氧化物或镍的氧化物）。
当漏电流抑制层110的材质为硅、锗或硅锗化合物时，由于半导体可以透过掺杂的方式调整其本身的费米能阶(Fermi-level)，因此通道层C的材质可以从硅基半导体、锗基半导体以及金属氧化物半导体中任意选择。此时，只要漏电流抑制层110的掺杂型态与通道层C的掺杂型态相同（同为P型掺杂或同为N型掺杂），便可在通道层C中形成材料诱发空乏区120以达到抑制漏电流的效果。
当漏电流抑制层110的材质为铟锡氧化物或铟锌氧化物，而通道层C的材质为硅基半导体、锗基半导体时，由于铟锡氧化物或铟锌氧化物的功函数(workfunction)接近硅、锗或硅锗化合物的中间能带(middle-band)，因此漏电流抑制层110与通道层C之间会形成萧基接触(Schottky contact)以于通道层C中形成材料诱发空乏区120，进而达到抑制漏电流的效果。
当漏电流抑制层110的材质为铟锡氧化物或铟锌氧化物，而通道层C的材质为金属氧化物半导体时，铟锡氧化物或铟锌氧化物的功函数接近金属氧化物半导体的功函数，由于形成通道层C的金属氧化物半导体为离子晶体，漏电流抑制层110与通道层C的材质不同，且漏电流抑制层110能够提供氧原子至通道层C中以抑制背通道效应，因此漏电流抑制层110与通道层C之间虽不会形成萧基接触(Schottky contact)，但仍能达到抑制漏电流的效果。
当漏电流抑制层110的材质为金属，而通道层C的材质为硅基半导体、锗基半导体或金属氧化物半导体时，由于金属的功函数与硅基半导体、锗基半导体或金属氧化物半导体的功函数不同，因此仅需选择适当的金属作为漏电流抑制层110。举例而言，当通道层C为P型掺杂时，漏电流抑制层110的材质例如为钼、钨或银，当通道层C为P型掺杂时，漏电流抑制层110的材质例如为金、钯或铂。
第二实施例为，图2为本发明第二实施例的主动组件的剖面示意图。请参照图1与图2，本实施例的开关组件100’与第一实施例的开关组件100类似，惟二者主要差异之处在于：本实施荔枝开关组件100’进一步包括一配置于通道层C上的蚀刻终止层130，其中源极S与漏极D覆盖部分的蚀刻终止层130以及部分的通道层C，而漏电流抑制层120为嵌于蚀刻终止层130中并与通道层C接触。
第三实施例为，图3为本发明第三实施例的主动组件的剖面示意图。请参照图1与图3，本实施例的开关组件100’’与第一实施例的开关组件100类似，惟二者主要差异之处在于：本实施例的主动组件100’’进一步包括一覆盖通道层C’、源极S与漏极D的保护层140，而通道层C’为覆盖部分源极S与部分漏极D，且漏电流抑制层110为嵌于保护层140中并与通道层C’接触。
第四实施例为，图4为本发明第四实施例的主动组件的剖面示意图。请参照图3与图4，本实施例的开关组件100’’’与第三实施例的开关组件100’’类似，惟二者主要差异之处在于：本实施例的主动组件100’’’进一步包括一覆盖通道层C’、源极S、漏极D与漏电流抑制层110的保护层140。详言之，漏电流抑制层110未外露。
实验例为，图5A至图5C为栅极电压(gate voltage)与漏极电流(draincurrent)的关系图。请参照图5A，当通道层的材质为氧化铟镓锌(IGZO)，而无漏电流抑制层110设置时，从各个栅极电压与漏极电流的关系曲线判断，主动组件的临界电压(Vth)飘移的十分严重。
请参照图5B，为了解决临界电压(Vth)飘移的问题，可利用紫外光照射的方式使临界电压(Vth)，但若紫外光照射的控制不当极有可能导致氧化铟镓锌(IGZO)的半导体特性丧失，如图5B所示。意即，氧化铟镓锌(IGZO)会因漏电流路径而让源极与漏极意外导通。
请参照图5C，本发明凭借设置漏电流抑制层，此处漏电流抑制层的材质为金(Au)，可以让氧化铟镓锌(IGZO)层中产生材料诱发空乏区120，进而使氧化铟镓锌(IGZO)层的半导体特性恢复，并且阻断漏电流路径。
由于本发明的开关组件具有漏电流抑制层以及由漏电流抑制层所诱发形成的材料诱发空乏区，因此本发明的开关组件具有稳定且良好的电气特性。
虽然本发明已以较佳实施例公开如上，本领域的技术人员在不脱离权利要求书确定的本发明的精神和范围的条件下，还可以对以上内容进行各种各样的修改。因此本发明的范围并不仅限于以上的说明，而是由权利要求书的范围来确定的。
Claims (11)
1.一种开关组件，包括：
一栅极；
一通道层；
一栅绝缘层，配置于该栅极与该通道层之间；
一源极；
一漏极，该源极与该漏极分别与该通道层接触，且该源极与该漏极彼此分离；以及
一漏电流抑制层，配置于该通道层上，该漏电流抑制层位于该源极与该漏极之间，以于该通道层中形成一材料诱发空乏区，该通道层位于该栅极及该漏电流抑制层之间。
2.如权利要求1所述的开关组件，其特征在于，包括：该漏电流抑制层不与该源极以及该漏极接触。
3.如权利要求2所述的开关组件，其特征在于，包括：该漏电流抑制层为电性浮置。
4.如权利要求2所述的开关组件，其特征在于，包括：该漏电流抑制层为电性耦接于一固定电位。
5.如权利要求1所述的开关组件，其特征在于，包括：该漏电流抑制层与该源极电性连接或与该漏极电性连接。
6.如权利要求1所述的开关组件，其特征在于，包括：该源极与该漏极的材质相同，而该源极以及该漏极的材质与该漏电流抑制层的材质不同。
7.如权利要求1所述的开关组件，其特征在于，包括：该漏电流抑制层的材质包括半导体或金属。
8.如权利要求1所述的开关组件，其特征在于，包括：该通道层的材质包括硅基半导体、锗基半导体或金属氧化物半导体。
9.如权利要求1所述的开关组件，其特征在于，还包括：一配置于该通道层上的蚀刻终止层，其中该源极与该漏极覆盖部分的该蚀刻终止层以及部分的该通道层，而该漏电流抑制层为嵌于该蚀刻终止层中并与该通道层接触。
10.如权利要求1所述的开关组件，其特征在于，还包括：一覆盖该通道层、该源极与该漏极的保护层，其中该通道层为覆盖部分该源极与部分该漏极，而该漏电流抑制层为嵌于该保护层中并与该通道层接触。
11.如权利要求1所述的开关组件，其特征在于，还包括：一覆盖该通道层、该源极、该漏极与该漏电流抑制层的保护层，其中该通道层为覆盖部分该源极与部分该漏极。
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