CN102280448B

CN102280448B - 硅基有机发光微显示像素单元版图结构

Info

Publication number: CN102280448B
Application number: CN 201110254664
Authority: CN
Inventors: 赵博华; 黄苒; 杜寰; 罗家俊; 赵毅
Original assignee: Institute of Microelectronics of CAS
Current assignee: Nanjing micro core Huapu Mdt InfoTech Ltd
Priority date: 2011-08-31
Filing date: 2011-08-31
Publication date: 2013-03-06
Anticipated expiration: 2031-08-31
Also published as: CN102280448A

Abstract

本发明公开了硅基有机发光微显示像素单元版图结构，所述像素单元包括存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，所述像素单元具有衬底，存储电容位于像素单元的左上方，衬底位于存储电容的右侧，第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管位于存储电容和衬底下方。本发明通过两层金属线分别在横竖方向布置合适的信号线，从而使整个像素阵列能很好的配合行列扫描电路以及满足数据信号电压的输入，结构紧凑,能满足微显示对像素单位大小的要求，并且易于像素阵列的形成。

Description

硅基有机发光微显示像素单元版图结构

技术领域

本发明涉及硅基有机发光（Organic Light-Emitting Diode on Silicon，OLEDoS）微显示像素单元，尤其涉及硅基有机发光微显示像素单元版图结构。

背景技术

硅基有机发光是一种新兴的微型显示技术，它是单晶硅CMOS集成技术与OLED显示技术有机的结合，兼具两者的技术优势，因此它是极具发展前途的新型平板显示技术。与目前占主导地位的液晶显示相比，OLED显示具有超薄、超轻、宽视角、快速响应、高对比度、像素自身发光、可弯曲等优点。

目前硅基有机发光微显示的主要有投影显示和虚拟显示，这种微显示器对角线尺寸一般小于1英寸（2.54cm），而在分辨率方面，美国eMagin公司于2008年11月已经研制出了SXGA分辨率彩色与单色的OLEDoS微显示器。由于分辨率越高，在相同的显示面积下就需要将像素点做得越小，因此需要合理布局OLEDoS像素单元电路版图。

发明内容

针对现有技术中存在的上述问题，本发明提供了硅基有机发光微显示像素单元版图结构。

本发明提供了硅基有机发光微显示像素单元版图结构，所述像素单元包括存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，所述像素单元具有衬底，所述存储电容位于所述像素单元的左上方，衬底位于存储电容的右侧，第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管位于存储电容和衬底下方。

在一个示例中，所述存储电容纵向设置；所述第三晶体管横向设置于像素单元的右下方，所述第一晶体管、第四晶体管和第五晶体管横向设置于所述第三晶体管左侧；所述第二晶体管纵向设置于所述第三晶体管左侧；

所述第一晶体管和第二晶体管共用漏极，所述第一晶体管和第四晶体管共用源极，所述第五晶体管和第四晶体管共用漏极；

所述第五晶体管、第四晶体管和第一晶体管从左至右依次设置于同一水平线上；

所述第二晶体管设置于所述第一晶体管上方。

在一个示例中，所述像素单元具有控制存储电容变化信号布线、保持信号布线、采样信号布线、第一层金属线、第二层金属线和第三层金属线，若干所述像素单元形成硅基有机发光器件；所述硅基有机发光器件的阳极输入端位于第五晶体管、第四晶体管和第一晶体管下方，并通过第三层金属线连接到硅基有机发光器件阳极；

控制存储电容变化信号布线、保持信号布线以及采样信号布线由上至下设置，并分别与存储电容和衬底部分重叠；控制存储电容变化信号布线、保持信号布线以及采样信号布线由第二层金属线形成；

控制存储电容变化信号布线通过第一通孔与存储电容的上端连接；保持信号布线依次通过第二通孔、第二层金属线、第一通孔、第一层金属线和接触孔与第四晶体管的栅极连接；采样信号布线依次通过第一通孔、第一层金属线和接触孔与第一晶体管和第二晶体管的栅极相连接；

第一晶体管和第四晶体管的源极通过第一层金属线和第三晶体管的漏极连接，第五晶体管的栅极通过接触孔与第五晶体管的漏极连接，第五晶体管的漏极和栅极通过第一层金属线和第四晶体管的漏极连接。

在一个示例中，所述像素单元具有接地信号布线、像素电压输入信号布线以及电源电压信号布线；

接地信号布线、像素电压输入信号布线以及电源电压信号布线从左至右依次竖向设置，接地信号布线、像素电压输入信号布线以及电源电压信号布线由第三层金属线形成；接地信号布线、像素电压输入信号布线以及电源电压信号布线均与存储电容部分重叠；接地信号布线依次通过第二通孔、第二层金属线以及第一通孔与第五晶体管的源极相连接，像素电压输入信号布线依次通过第二通孔、第二层金属线和第一通孔与第一晶体管和第二晶体管的漏极相连接；电源电压信号布线依次通过第二通孔、第二层金属线和第一通孔与第三晶体管的源极相连接；衬底通过第一层金属线与第三晶体管的源极相连接；第二晶体管的源极通过第一层金属线与存储电容下端相连，并且第二晶体管的源极通过第一层金属线、接触孔与第三晶体管的栅极相连。

在一个示例中，所述像素单元右侧具有与相邻像素单元重叠部分。

在一个示例中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管均为PMOS晶体管。

在一个示例中，所述像素单元的尺寸为15微米×15微米。

本发明提供的硅基有机发光（OLEDoS）微显示像素单元版图布局，合理的布置像素单元内部电路各个晶体管的位置，并利用像素电路中晶体管的连接关系，重复利用部分版图，从而减小了版图面积；并通过两层金属线分别在横竖方向布置合适的信号线，从而使整个像素阵列能很好的配合行列扫描电路以及满足数据信号电压的输入，结构紧凑,能满足微显示对像素单位大小的要求，并且易于像素阵列的形成。

附图说明

下面结合附图来对本发明作进一步详细说明，其中：

图1为硅基有机发光微显示像素单元版图结构图之一；

图2为硅基有机发光（OLEDoS）微显示像素单元版图结构图之二；

图3为4×4像素阵列版图结构图。

具体实施方式

本发明的像素单元版图结构示意图如图1所示，其中最大的虚线框表示一个像素单元所占用的面积，另一个虚线框表示组成阵列时一个像素单元实际占用的面积，其中包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和存储电容C1。为了配合行扫描电路，像素单元中的行扫描信号Sample（采样信号）、Hold（保持信号）以及VC（控制存储电容变化信号，此电压也随着行扫描信号变化）采用第二层金属线MET2横向布线；为了配合列扫描电路，像素单元的数据输入电压信号线VIN采用第三层金属线MET3纵向布线；电源信号VDD和地信号GND采用第三层金属线MET3纵向布线。

具体地硅基有机发光（OLEDoS）微显示像素单元版图结构主要包括第一层金属线MET1、第二层金属线MET2、第三层金属线MET3、多晶硅POLY1、接触孔CT、通孔V1、通孔V2；所述的像素单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和存储电容C1。通孔V1用于连接第一层金属线MET1和第二层金属线MET2，通孔V2用于连接第二层金属线MET2和第三层金属线MET3。

第一晶体管M1和第二晶体管M2共用漏极M12_D，并且通过第一层金属线MET1和通孔V1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为VIN布线VIN_MET3；第一晶体管M1和第二晶体管M2的栅极M12_G通过第一层多晶硅POLY1连接在一起，并且通过接触孔CT将第一层多晶硅POLY1连接到第一层金属线MET1，再通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为Sample布线Sample_MET2；第二晶体管M2的源极M2_S通过第一层金属线MET1连接到电容C1的A端C1_A，并且通过通孔V1连接到第三晶体管M3的栅极M3_G；第一晶体管M1的源极M1_S通过第一层金属线MET1连接到第三晶体管M3的漏极M3_D；第一晶体管M1和第二晶体管M2的衬底N_VDD（即N阱）通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线（MET3）为电源电压信号VDD布线VDD_MET3。

第三晶体管M3的源极M3_S通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为VDD布线；第三晶体管M3的漏极通过第一层金属线MET1连接到第四晶体管M4的源极M4_S；第三晶体管M3的衬底（即N阱）通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为VDD布线VDD_MET3。

第四晶体管M4的漏极M4_D通过第一层金属线MET1连接到第五晶体管M5的漏极M5_D，并且通过接触孔CT连接到第五晶体管M5的栅极M5_G；第四晶体管M4的栅极M4_G通过接触孔CT连接到第一层金属线MET1，再通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，并通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，利用第三层金属线MET3跨过Sample的布线第二层金属线MET2，再通过通孔V2将第三层金属线MET3连接到第二层金属线MET2，此第二层金属线MET2为Hold布线Hold_MET2；第四晶体管M4的衬底（即N阱）通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为VDD布线VDD_MET3。

第五晶体管M5的源极M5_S通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为GND布线GND_MET3；第五晶体管M5的衬底（即N阱）通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为VDD布线VDD_MET3。

电容C1的B端C1_B通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为VC布线VC_MET2。

OLED器件阳极输入端的信号线VOLED通过通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3最终引出作为OLED器件的阳极。

第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5均采用PMOS晶体管。

第一晶体管M1、第四晶体管M4的源极和第三晶体管M3的漏极通过第一层金属线MET1连接在区域M14_S-M3_D，M5的漏极、栅极和第四晶体管M4的漏极通过第一层金属线MET1连接在区域M5_DG-M4_D。像素单元的面积大小为15微米×15微米。

存储电容C1位于像素电路版图布局的上方，其中C1_A端朝下放置，C1_B端往上放置；像素电路上方右边剩余的空间布置所有晶体管的衬底N_VDD。

第三晶体管M3摆放在像素电路版图布局的右下角，位于存储电容C1和N阱的下方。第三晶体管横向设置。

第一晶体管M1横向布置（横向布置即为晶体管的源极和漏极为横向摆放），第二晶体管M2竖向布置（竖向布置即为晶体管的源极和漏极为竖向摆放），并且第一晶体管M1和第二晶体管共用漏极；第一晶体管M1和第二晶体管M2位于存储电容C1和N阱的下方以及第三晶体管M3的左方。

第四晶体管M4横向布置，其源极与第三晶体管M3的源极共用，且位于第三晶体管M3的左方，与第三晶体管M3平行摆放。

第五晶体管M5横向布置，其漏极与第四晶体管M4的漏极共用，且位于第四晶体管M4的左方，与第四晶体管M4平行摆放；M5位于整个像素电路版图布局的最左方。

V_OLED为连接OLED器件阳极输入端的信号线，其位于第一晶体管M1、第四晶体管M4、第五晶体管M5的正下方，并且通过第三层金属线MET3连接到OLED器件阳极。

VC布线VC_MET2、Hold布线Hold_MET2、Sample布线Sample_MET2从像素电路版图上方开始在满足设计规则的情况下依次布置，并且VC布线VC_MET2、Hold布线Hold_MET2、Sample布线Sample_MET2为横向走线。VC布线VC_MET2位于像素电路版图最上方，在横向走线的同时通过通孔V1与C1_B端相连接；Hold布线Hold_MET2位于VC布线VC_MET2下方，在横向走线的同时通过第三层金属线MET3跨过下方的Sample布线Sample_MET2，并最终通过通孔V2、第二层金属线MET2、通孔V1、第一层金属线MET1和接触孔CT与位于的Sample布线Sample_MET2下方的第四晶体管的栅极相连接；Sample_MET2位于Hold_MET2布线下方，在横向走线的同时通过通孔V1、第一层金属线MET1和接触孔CT与其下方的第一晶体管M1和第二晶体管M2的栅极相连接。

接地信号布线GND_MET3、像素电压输入信号布线VIN_MET3、电源电压信号布线VDD_MET3从像素电路版图左方开始在满足设计规则的情况下依次布置，并且接地信号布线GND_MET3、像素电压输入信号布线VIN_MET3、电源电压信号布线VDD_MET为竖向走线。接地信号布线GND_MET3布线位于像素电路版图最左方，在竖向走线的同时通过通孔V2、第二层金属线MET2和通孔V1与位于左方的第五晶体管M5的源极相连接；像素电压输入信号布线VIN_MET3位于GND_MET3的左方，在竖向走线的同时通过通孔V2、第二层金属线MET2和通孔V1与位于像素电路版图下方中间的第一晶体管M1和第二晶体管M2的漏极相连接；电源电压信号布线VDD_MET位于VIN_MET3的左方，在竖向走线的同时通过通孔V2、第二层金属线MET2和通孔V1与位于像素电路版图左方的第三晶体管M3的源极相连接。

参阅图2，椭圆圈内的版图部分是在形成像素阵列时可以与横向相邻像素单位重叠的部分21，虽然只占整个像素单元面积10的一小部分，但是对于一般SVGA（800×600）分辨率的微显示芯片，显示像素单元就有将近50万个，因此重叠部分的面积总和还是不小的一部分。组成阵列时，一个像素单元的实际占用的面积20为整个像素单元面积10与相邻像素单位重叠的部分21的差值。

参阅图3，是用图1所示的版图结构组成的一个4×4像素阵列版图结构图，在此4×4像素阵列中，左右相邻的像素单元的布线Sample（MET2第二层金属线）、Hold（MET2第二层金属线）、VC（MET2第二层金属线）连接在一起；其中Sample_1、Hold_1、VC_1构成第一行像素单元信号控制线，Sample_2、Hold_2、VC_2构成第二行像素单元信号控制线，Sample_3、Hold_3、VC_3构成第三行像素单元信号控制线，Sample_4、Hold_4、VC_4构成第四行像素单元信号控制线，它们通过外围行扫描链的扫描信号控制其开断；上下相邻的像素单元的布线VIN（MET3第三层金属线）、VDD（MET3第三层金属线）、GND（MET3第三层金属线）连接在一起；VIN_1为第一列像素输入信号，VIN_2为第二列像素输入信号，VIN_3为第三列像素输入信号，VIN_4为第四列像素输入信号，它们分别为每一列提供相应的输入电压；VDD和GND通过整个电路周围的电源和地布线最终分别连接到电源和地上；另外，像素与像素之间重叠的部分，能有效利用像素之间的空隙，使整个像素阵列结构更紧凑，面积更优化。

实际电路工作时，通过行扫描信号选中像素阵列中的某一行，通过列扫描信号选中像素阵列中的某一列，从而唯一选中像素阵列中的一个像素单元，将相应的数据信号写入到像素单元中去，进而实现对整个像素阵列数据信号写入的控制。

以上所述仅为本发明的优选实施方式，但本发明保护范围并不局限于此。任何本领域的技术人员在本发明公开的技术范围内，均可对其进行适当的改变或变化，而这种改变或变化都应涵盖在本发明的保护范围之内。

Claims

1.硅基有机发光微显示像素单元版图结构，所述像素单元包括存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，所述像素单元具有衬底，所述存储电容位于所述像素单元的左上方，衬底位于存储电容的右侧，第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管位于存储电容和衬底下方，其特征在于，所述存储电容纵向设置；所述第三晶体管横向设置于像素单元的右下方，所述第一晶体管、第四晶体管和第五晶体管横向设置于所述第三晶体管左侧；所述第二晶体管纵向设置于所述第三晶体管左侧；

所述第二晶体管设置于所述第一晶体管上方。

2.如权利要求1所述的硅基有机发光微显示像素单元版图结构，其特征在于，所述像素单元具有控制存储电容变化信号布线、保持信号布线、采样信号布线、第一层金属线、第二层金属线和第三层金属线，若干所述像素单元形成硅基有机发光器件；所述硅基有机发光器件的阳极输入端位于第五晶体管、第四晶体管和第一晶体管下方，并通过第三层金属线连接到硅基有机发光器件阳极；

3.如权利要求2所述的硅基有机发光微显示像素单元版图结构，其特征在于，所述像素单元具有接地信号布线、像素电压输入信号布线以及电源电压信号布线；

4.如权利要求1-3任一项所述的硅基有机发光微显示像素单元版图结构，其特征在于，所述像素单元右侧具有与相邻像素单元重叠部分。

5.如权利要求1-3任一项所述的硅基有机发光微显示像素单元版图结构，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管均为PMOS晶体管。

6.如权利要求1-3任一项所述的硅基有机发光微显示像素单元版图结构，其特征在于，所述像素单元的尺寸为15微米×15微米。