CN102244519A - 一种低功耗ldpc译码装置及实现方法 - Google Patents

Abstract

本发明提供一种低功耗LDPC译码装置及实现方法。译码装置由初始化单元、迭代译码单元、译码输出单元、译码控制单元和时钟控制单元构成。初始化单元、迭代译码单元、译码输出单元和译码控制单元构成主数据通路。同时本发明提供了低功耗LDPC译码装置的实现方法，LDPC译码器工作时，主数据通路工作时钟采用时钟控制单元提供的时钟；译码器输入信号除了包括待译码数据外，还包括输入数据使能信号和时钟启动信号；在译码器译码过程中实时给出内部工作状态指示信号，表示译码初始化、迭代译码以及译码输出等步骤是否完成；采用时钟控制单元根据输入信号和内部工作状态指示信号，控制时钟输出，在本次译码过程结束且下次时钟启动信号到达之前，关闭译码器主数据通路的工作时钟，有效节省功耗。

Description

一种低功耗LDPC译码装置及实现方法

技术领域

本发明涉及一种通信领域的译码装置及实现方法，尤其涉及一种低功耗的LDPC译码装置及其实现方法。

背景技术

在无线通信系统中，由于传输信道存在噪声、衰落、多径等原因，会对传输数据引入失真和信号判决错误。信道编码技术通过在信息序列中加入冗余码元，来发现或纠正传输中发生的信号错误，从而提高系统的可靠性。

低密度奇偶校验码(LDPC)是一种能够逼近香农(Shannon)限性能优异的信道编解码方法。目前的研究表明，非规则的LDPC长码的性能可以优于Turbo码。LDPC码具有良好的距离特性，具有小的误码错误，码率容易调整，而且当码长适当时不存在误码平台等优点。

从1960年至今，许多独立的研究都提出了各种LDPC的译码算法。例如，和积算法(SPA)、置信传播算法(BPA)、消息传递算法(MPA)等基础算法，以及它们引伸出的其他算法。这些译码算法都可以归结为消息传递算法，实质是一种迭代算法。消息在变量节点和校验节点之间来回传递，从而不断更新。

以BP算法为例来说明LDPC码的译码过程。以在AWGN(加性高斯白噪声)信道下，当采用BPSK(二进制相移键控)调制时，令Y＝[y₁，y₂，…y_N]为接收端匹配滤波器输出的软判决接收序列。LDPC码的对数似然比置信传播(LLR-BP)译码算法如下：

(1)初始化：

$L\left(q_{\mathrm{ji}}^0\right)=L\left(P_i\right)=y_i$

并且设置迭代次数k＝1。

(2)计算校验节点到变量节点的外信息：

$L\left(r_{\mathrm{ji}}^k\right)=\left(\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Π}}{\mathrm{\α}}_{i^{\′}j}^{k-1}\right)\·\mathrm{\φ}\left(\underset{i^{\′}\∈R_j\backslash i}{\mathrm{\Σ}}\mathrm{\φ}\left({\mathrm{\β}}_{i^{\′}j}^{k-1}\right)\right)$

其中： $\mathrm{\φ}\left(x\right)=-\log (\tanh \left(\frac{1}{2}x\right)).$

(3)计算变量节点到校验节点的外信息：

$L\left(q_{\mathrm{ji}}^k\right)=L\left(P_i\right)+\underset{j^{\′}\∈C_i\backslash j}{\mathrm{\Σ}}L\left(r_{j^{\′}i}^k\right)$

(4)对于所有的i，求后验概率：

$L\left(Q_i^k\right)=L\left(P_i\right)+\underset{j\∈C_i}{\mathrm{\Σ}}\left(r_{\mathrm{ji}}^k\right)$

(5)对于所有的i，进行硬判决，产生译码结果：

$\widehat{c_i}=\left\{\begin{array}{cc}1& \mathrm{if\; L}\left(Q_i^k\left(1\right)\right)<0\\ 0& \mathrm{else}\end{array}\right.$

(6)重复步骤2到5，k＝k+1。直到

或者达到最大迭代次数，结束迭代译码，并选择是否输出译码结果。

从上述内容可以看出，译码过程分为初始化、迭代译码和译码输出3个主要步骤。而迭代译码的停止条件为：当迭代次数达到最大迭代次数，或者通过判断知道译码已经正确时，结束迭代译码，并输出译码结果。

LDPC译码算法中的参数“最大迭代次数”是根据系统极限工作条件而设定的。系统在正常工作条件下，LDPC译码的实际迭代次数往往都小于这个参数。

发明内容

本发明目的是提供一种低功耗的LDPC译码装置及其实现方法，保证在实现系统设定数据吞吐率的前提下，降低译码器的功耗。

一种低功耗LDPC译码装置，由初始化单元、迭代译码单元、译码输出单元、译码控制单元和时钟控制单元构成。

初始化单元，用于完成LDPC译码算法中信息初始化的工作；

迭代译码单元，用于计算校验节点到变量节点的外信息以及变量节点到校验节点的外信息，计算后验概率并译码判决；

译码输出单元，用于判断是否结束迭代译码，并输出译码结果；

译码控制单元，用于控制初始化单元、迭代译码单元和译码输出单元的工作，并实时给出内部工作状态指示信号；

时钟控制单元，用于主数据通路的初始化单元、迭代译码单元、译码输出单元和译码控制单元提供工作时钟，并根据时钟启动信号和内部工作状态指示信号，控制是否输出工作时钟。

初始化单元、迭代译码单元、译码输出单元和译码控制单元构成主数据通路。

本发明还涉及一种低功耗LDPC译码实现方法，包含以下内容：

(1)LDPC译码器工作时，主数据通路工作时钟采用时钟控制单元提供的时钟；

(2)LDPC译码器信号输入，输入信号除了包括待译码数据外，还包括输入数据使能信号和时钟启动信号；

(3)LDPC译码器译码过程中实时给出内部工作状态指示信号，表示译码初始化、迭代译码以及译码输出等步骤是否完成；

(4)时钟控制单元根据输入信号和内部工作状态指示信号，控制时钟输出，在本次译码过程结束且下次时钟启动信号到达之前，关闭译码器主数据通路的工作时钟。

根据本发明提供的技术方案，能够实现在系统设定数据吞吐率的前提下，有效地降低译码器的功耗，满足应用需求。

附图说明

图1为一种低功耗LDPC译码装置的电路结构图

图2为一种低功耗LDPC译码装置的实现方法基本流程图

具体实施方式

以下结合各附图对本发明提出的内容进行详细的说明。

图1为本发明所提出的低功耗LDPC译码装置的电路结构图，

在LDPC译码器工作过程中，主数据通路由初始化单元、迭代译码单元、译码输出单元和译码控制单元构成。

译码控制单元用于控制初始化单元、迭代译码单元和译码输出单元的工作。译码控制单元通过输出内部工作状态指示信号来表征本次译码过程是否结束。当控制初始化单元、迭代译码单元和译码输出单元处在工作过程中时，内部工作状态指示信号为高；当本次译码过程结束时，内部工作状态指示信号为低。

时钟控制单元自身的工作时钟为外部输入时钟，同时其为主数据通路的控制初始化单元、迭代译码单元、译码输出单元和译码控制单元提供工作时钟。当时钟启动信号为高时，时钟控制单元开始输出主数据通路时钟，当内部工作状态指示信号为低时，时钟控制单元关断主数据通路时钟。

图2为低功耗LDPC译码装置的实现方法的基本流程图，实施过程为：

(1)在LDPC译码器工作过程中，主数据通路的工作时钟采用时钟控制单元提供的时钟；

(2)LDPC译码器输入信号除了包括待译码数据外，还包括输入数据使能信号和时钟启动信号；

(3)LDPC译码器在每次译码过程中实时给出内部工作状态指示信号，表示译码初始化、迭代译码以及译码输出等步骤是否完成；

(4)时钟控制单元根据输入信号和内部工作状态指示信号，控制时钟输出。在本次译码过程结束且下次时钟启动信号到达之前，关闭译码器主数据通路的工作时钟，以节省功耗。

Claims (5)

1.一种低功耗LDPC译码装置，其特征在于：由初始化单元、迭代译码单元、译码输出单元、译码控制单元和时钟控制单元构成。

2.如权利要求1所述的一种低功耗LDPC译码装置，其特征在于：所述初始化单元、迭代译码单元、译码输出单元、译码控制单元构成主数据通路。

3.如权利要求1所述的一种低功耗LDPC译码装置，其特征在于：所述时钟控制单元工作时钟为外部输入时钟，同时为主数据通路的提供工作时钟。

4.如权利要求1或3所述的一种低功耗LDPC译码装置，其特征在于：时钟启动信号为高时，时钟控制单元输出主数据通路时钟；内部工作状态指示信号为低时，时钟控制单元关断主数据通路时钟。

5.一种低功耗LDPC译码装置的实现方法，其特征在于：包含以下实施步骤：

(1)译码器工作时，主数据通路工作时钟采用时钟控制单元提供的时钟；

(2)译码器信号输入，输入信号除包括待译码数据外，还包括输入数据使能信号和时钟启动信号；

(3)译码器译码过程中实时给出内部工作状态指示信号，表示译码初始化、迭代译码以及译码输出等步骤是否完成；

(4)时钟控制单元根据输入信号和内部工作状态指示信号，控制时钟输出，在本次译码过程结束且下次时钟启动信号到达之前，关闭译码器主数据通路的工作时钟。

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