CN102244503B - 校正电阻-电容滤波器的方法与装置及电路 - Google Patents

Abstract

本发明提供一种校正电阻-电容滤波器的方法与装置及电路。以截止频率初始化电阻-电容滤波器将RC滤波器校正至所欲的截止频率。以RC滤波器过滤输入信号，以提供具有相位值及频率值的滤波器输出信号。若滤波器输出信号的相位值及频率值无法满足预设状况，则根据相位值及频率值，调整RC滤波器的截止频率。重复过滤及调整步骤，直到滤波器输出信号的相位值及频率值满足预设状况为止。校正RC滤波器的装置具有频率产生器、RC滤波器、相位比较器、频率侦测器及状态机。相位比较器、频率侦测器及状态机是配置以根据RC滤波器的滤波器输出信号来校正RC滤波器至参考信号所指定截止频率。

Description

校正电阻-电容滤波器的方法与装置及电路

技术领域

本发明一般是有关于一种校正电阻-电容(Resistor-Capacitor；RC)滤波器的方法与装置及电路，且特别是有关于一种采用相位比较与频率侦测的校正RC滤波器的方法与装置及电路。

背景技术

芯片上的电阻与电容一般为了各种目的而使用在现代的集成电路中，其中包含过滤特定频率的信号。RC电路可用来实施如低通滤波器(Low-PassFilters)、高通(High-Pass)滤波器或带通(Bandpass)滤波器。由于工艺、电压及/或温度(PVT)的变异，实际的(非理想的)电阻和电容分别在电阻值(Resistance)与电容值(Capacitance)中经常存在着需要考虑的变异。这些变异负面地冲击在滤波器特性[例如滤波器的带宽(Bandwidth)]中所需的精确度及/或正确性。

一般是用校正技术来补偿在电阻值及电容值中的这些扰动。为了上述的目的，一般技术是调整可变电阻的电阻值。逻辑器(Logic)可用来求解RC时间常数，其中RC时间常数一般是以τ来标示，且RC时间常数为电阻值R与电容值C的乘积。接着，由于如滤波器带宽的滤波器特性是与RC时间常数τ相关[例如低通RC滤波器的截止频率(Cutoff Frequency)为f_c＝1/(2πRC)赫兹(Hz)]，故可调整上述的可变电阻来达到所需的滤波器特性。

图1是使用上述校正技术的已知RC校正电路100的方块图。此一配置在文献中[例如莫罕(Mohan)等人所提出的美国专利第6,262,603号(U.S.Pat.No.6,262,603)的“降低功率消耗及增加正确性的RC校正电路(RC CalibrationCircuit with Reduced Power Consumption and Increased Accuracy)”以及高(Kao)等人所提出的美国专利公开第2009/0108858号(U.S.Pat.Pub.No.2009/0108858)的“校正RC电路的方法和系统(Methods and System forCalibrating RC Circuits)”]已经有详尽的描述。因此，以下仅就RC校正电路100最显著的特征做摘录。

RC校正电路100包含电阻110和平行地接合在节点N以及接地点(Ground)之间的可变电容112。电源114提供电流I_N至节点N。电压V_N是被定义横跨电阻110与电容112。当位于关闭位置时，开关(Switch)118连接节点N与接地点。在第一逻辑状态以及第二逻辑状态下，模拟比较器(AnalogComparator)122在其输出中提供一比较信号CMP，其中在第一逻辑状态时，模拟比较器122的输入电压V_N是小于输入电压V_REF，而在第二逻辑状态时，输入电压V_N是大于输入电压V_REF。接收时脉信号(Clock Signal；CLK)以及开关脉冲(Pulse)SW的数字计数器(Digital Counter)120根据比较信号CMP提供计数值(Count)CT，此部分以下将做进一步的描述。数字逻辑器区块116提供开关脉冲SW至控制开关118以及数字计数器120。数字逻辑器区块116还提供数字控制字(Control Word)DCW以控制可变电容112。

在操作RC校正电路100之前，开关118是关闭的，且电压V_N为接地电压。当操作开始于时间t0时，数字逻辑器区块116输出开关脉冲SW。为响应开关脉冲SW上升的边缘(Rising Edge)，开关118打开，且数字计数器120开始计数CLK的上升的边缘。电压V_N接着根据以下的方程式升高：

V_N＝V_max(1-e^t/τ)，      (1)

其中V_max代表横跨电容112的最大电压，t代表经过时间，而τ代表RC时间常数。当电压V_N超过电压V_REF时(在以t₁标示的时间)，模拟比较器122改变比较信号CMP的逻辑状态，使得数字计数器120停止计数。数字逻辑器区块116在此时撷取计数值CT的数值。接着，开关脉冲SW的下一个下降的边缘关闭开关118，使得电压V_N放电成接地点的电压，并重设数字计数器120以准备做另一次的校正。

数字逻辑器区块116使用撷取到的时脉脉冲(Clock Pulses)的数目的计数值CT来求解以上方程序(1)中的RC时间常数τ，其中使用了在时间t₁(位于计数值CT的一有意义的位中)电压V_N＝电压V_REF的事实。将RC时间常数τ的计算(测量)值与所欲的RC时间常数做比较，且数字逻辑器区块116送出一控制字DCW以增加(假如计算所得的RC时间常数τ小于所欲的RC时间常数)或降低(假如计算所得的RC时间常数τ大于所欲的RC时间常数)可变电容112的电容值。因此，RC校正电路100被校正以维持所欲的RC时间常数。

图2是使用可变带宽码(Bandwidth Code；BWC)来校正RC校正电路200的已知技术的方块图，其中可变带宽码在每次的校正中可设定成所欲的带宽设定。比RC校正电路100更进一步的是，RC校正电路200使用回馈(Feedback)配置，因此，叠代地(Iteratively)提供一个码[亦即电容码(Capacitive Code,Capacitance Code or Capacitor Code；CC)]250以调整可变电容值，直到达到与成功校正对应的终端状况为止。然而，与RC校正电路100不同的是，RC校正电路200提供带宽码241，其中带宽码241指出校正的参考值。已知的RC校正电路200已在“高”等人所提出的美国专利公开第2009/0108858号的“校正RC电路的方法和系统”中，以及郭(Kuo)等人所提出的“0.13微米互补型金属氧化物半导体中的1.2伏特114毫瓦双通道直接转换手持式数字视频广播装置调谐器[A1.2V114mW Dual-Band Direct-Conversion DVB-H(DigitalVideo Broadcasting for Handheld Devices)Tuner in0.13μm CMOS]”[固态电路国际电机电子工程师学会期刊第44卷第3期第745至46页(IEEE Journal ofSolid-State Circuits,Vol.44,No.3,p.745-46)；2009年3月]中加以描述；因此，以下仅就RC校正电路200最显著的特征做摘录。

RC校正电路200包含使用电阻及电容的积分器(Integrator)260，其中积分器260是配置来提供电压VON至比较器226，比较器226可为数字或模拟比较器。积分器260包含可操作的放大器(Operational Amplifier；op-amp)214，可变电容220与222，以及开关219-1、219-2与219-3。op-amp214的输入分别经由电阻250-1与250-2的通道而耦合至电压V₁与电压V₂的节点，其中电压V₁与电压V₂的节点如图2所示转而耦合至其它电阻及一放大器。当开关219-1与219-2关闭时，op-amp214的输出终端216与218其分别的电压V_OP与V_ON是处于op-amp214的一般模式(Common Mode；CM)点。当开关打开时(以下将做进一步的描述)，电容220与222放电，使得电压V_OP充电至op-amp214的最大正向电压输出，且使得电压V_ON充电至最大负向电压输出。比较器226比较电压V_ON与一参考的电压V_REF。根据计数时脉脉冲的计数器232以及根据带宽码241来更新CC250，且叠代回馈循环继续直到达到如以下所述的终端状况为止。

特别的是，来源时脉(Source Clock)228提供时脉脉冲CLK_IN至分频器(Frequency Divider)230，分频器230以2^M降低时脉脉冲CLK_IN的频率，进而产生时脉脉冲CLK_A，其中M是一整数，用以指出在时脉脉冲CLKA的一时段中比较器226所执行的比较的次数。N-位计数器232计算时脉脉冲CLK_A的脉冲的数目，其中N是用来计算电容220与222的电容值的位的数目。分频器234以2^N+1降低时脉脉冲CLK_A的频率，进而产生时脉脉冲CLK_B。时脉脉冲CLK_B驱动开关219-1、219-2与219-3，且亦被提供至比较器226。在初始时间t₀时，时脉脉冲CLK_A、CLK_B与CLK_IN是高的，且开关219-1、219-2与219-3为关闭的，而电压V_OP与V_ON是处于CM点V_CM。当时脉脉冲CLK_B的下降的边缘产生于时间t1时，开关219-1、219-2与219-3受到脉冲而打开，电容220与222放电，且电压V_ON开始降低。计数器232开始计算时脉脉冲CLK_A的脉冲，直到在时间t₂比较器226判断电压V_ON降低至低于或等于电压V_REF为止，此时，比较器226产生信号236(在图2中以停止来标示)，使得计数器232停止计算并撷取计数器的数值。接着，在对应于时脉脉冲CLK_B的下一个升起边缘的时间t₃，开关219-1、219-2与219-3关闭且上述的循环重复。电容220与222的电容值根据如以下的计数器的数值加以更新。

减法器(Subtractor)238减去与被撷取的计数器的数值对应的计数值，其中上述的计数值是来自于BWC控制器240所提供的N位BWC241。上述提供BWC的方法在以下会有更进一步的叙述。假如减法器238计算的差异如计算量(Calculation)242所示为零，因为零差异是与一RC时间常数对应，其中RC时间常数是在上述的BWC决定的一预设时间常数状况下操作，故表示达到了终端状况，且RC校正电路200的电源由截止电路244截断。假如差异并非为零，则差异透过加法器246被加入至目前的CC248中，且电容码产生器(Generator)224接着提供一新的CC250，借以更新电容220与222的电容值。

可在不同值做修正的BWC是由以下步骤加以决定。在时间t₁与t₂之间[亦即当电容220与222开始放电及当电压V_ON降低至低于(或等于)电压V_REF之间]的差异(以ΔT标示)可表示如下：

$\mathrm{\ΔT}=\mathrm{RC}\frac{{\mathrm{\ΔV}}_{\mathrm{out}}}{{\mathrm{\ΔV}}_{\mathrm{in}}}=\frac{1}{f_{\mathrm{in}}}\mathrm{BWC}$

其中ΔV_in＝V₁-V₂，ΔV_out＝2(V_CM-V_REF)，且f_in是一输入时脉频率。此一关系简单地描述了电压V_ON至参考位准(Level)电压V_REF的衰变(Decay)。接着，因为BWC＝(ΔT)(f_in)，根据撷取的计数器232的脉冲计数值以及时脉脉冲CLK_IN的频率来计算BWC。因此，为了如图2的已知方法于一所欲的频道带宽校正RC电路，可先执行模拟以决定时间的差异ΔT的长度，并获得所需的BWC。相较于图1的方法，此方法提供较大的弹性。

应用于RC校正的另一方法揭露于由卡瓦迪亚士(Kavadias)等人所提出的美国专利公开第2007/0207760号的“使用部分N频率合成信号的滤波器校正的方法和系统(Methods and System for Filter Calibrating Using Fractional-NFrequency Synthesized Signals)”中。卡瓦迪亚士是针对使用频率合成信号做滤波器校正。卡瓦迪亚士所揭露的方法的观点包括以芯片中的锁相循环(PhaseLocked Loop；PLL)线路来产生LO信号。根据上述产生的LO信号以及一合成控制信号来产生参考信号。整合在芯片中的滤波器电路的频率响应(Frequency Response)是通过根据上述产生的LO信号对与滤波器电路有关的参数做调整来进行校正。此系统的观点包含单一芯片多频带(Multi-Band)射频频率(RF)接收器，使得在上述单一芯片中通过PLL线路可产生LO信号，并使得整合在上述芯片中的滤波器线路的频率响应能够被校正。参考信号是根据产生的LO信号及一合成控制信号所产生。通过根据产生的参考信号来调整滤波器对频率响应做校正。

因此，需要不同的RC校正技术，当其提供相较于现存技术更佳的正确性的同时，可提供针对不同RC时间常数进行校正的弹性。

发明内容

本发明的目的是在提供一种校正RC滤波器的方法、装置及电路，相较于现存技术，其提供更佳的正确性，同时提供可针对不同RC时间常数进行校正的弹性，且亦可克服制程漂移。

本发明的一实施例是一种校正RC滤波器至所欲的截止频率的方法。以一截止频率初始化上述RC滤波器。以上述RC滤波器过滤指示上述所欲的截止频率的输入信号，借以提供具有相位值及频率值的滤波器输出信号。假如上述滤波器输出信号的相位值及频率值无法满足预设状况，则根据上述的相位值及频率值，调整RC滤波器的截止频率。重复上述以RC滤波器过滤输入信号以及调整RC滤波器的截止频率的步骤，直到上述滤波器输出信号的相位值及频率值满足预设状况为止。上述预设状况是上述输入信号的频率被锁定成与上述滤波器输出信号一致，且上述滤波器输出信号较上述输入信号在相位上延迟了至少一指定临界值。

本发明另一实施例是校正RC滤波器的装置，此校正RC滤波器的装置包含频率产生器、RC滤波器、相位比较器、频率侦测器及状态机。频率产生器是配置以提供参考信号。RC滤波器被耦合以接收上述的参考信号，并提供滤波器输出信号。相位比较器被耦合以接收上述的参考信号及滤波器输出信号。频率侦测器被耦合以接收上述的参考信号及滤波器输出信号。相位比较器、频率侦测器及状态机是配置以根据RC滤波器的滤波器输出信号来校正RC滤波器的截止频率至上述参考信号所指定的值，且上述电阻-电容滤波器是被配置通过变化上述电阻-电容滤波器的可变电容的电容值来做校正，直到上述参考信号的频率被锁定成与上述滤波器输出信号一致，且上述滤波器输出信号较上述参考信号在相位上延迟了至少一指定临界值为止。

本发明又一实施例是校正RC滤波器的电路，此校正RC滤波器的电路包含相位比较器、频率侦测器及状态机。相位比较器是配置以接收RC滤波器的参考信号与正交(Quadrature)输出。频率侦测器是配置以接收RC滤波器的参考信号与正交输出。状态机是配置以分别处理相位比较器及频率侦测器的输出，借此提供一CC(电容码)以将上述的RC滤波器校正至所欲的截止频率。上述频率侦测器包含第一计数器、第二计数器及比较器。第一计数器具有耦合至时脉信号的明确输入及耦合至上述电阻-电容滤波器的输入的时脉输入。第二计数器具有耦合至上述时脉信号的明确输入及耦合至上述电阻-电容滤波器的同相输出的时脉输入。比较器配置以提供信号，以指示上述第一计数器和上述第二计数器的输出是否为相等。

本发明的优点在于，采用相位比较与频率侦测来感测(Sense)所需的带宽，而不需外部的模拟区块，故可简化电路与装置的复杂性，同时节省电路与装置的成本。此外，透过产生的信号直接提供一频率做为单一输入参数来进行校正，不需BWC的预先模拟，其中BWC本身容易受到PVT变异的不准确性的影响，故可提升校正的正确性与可靠度。再者，相较于已知方法，本发明可更快速的完成校正，例如在250微秒(μs)之内相对于在1毫秒(ms)之内。

然而，参照以下特定实施例的说明并配合相应的附图，将可对本说明书所揭露的实施例的操作的建构与方法有较佳的理解。

附图说明

为了能够对本揭露的观点有最佳的理解，请参照下述的详细说明并配合相应的附图。要强调的是，根据工业的标准常规，附图中的各种特征并未依比例绘示。事实上，为了讨论的清楚起见，可任意地放大或缩小各种特征的尺寸。相关附图内容说明如下。

图1是绘示已知RC校正电路的方块图；

图2是绘示另一已知RC校正电路的方块图；

图3是绘示根据一实施例的RC校正电路的方块图；

图4A及4B是绘示根据一实施例的RC校正电路的操作的信号轨迹：初始启动(图4A)及最终校正(图4B)；

图5是绘示根据一实施例的频率侦测器的方块图；

图6是绘示根据一实施例的相位比较器的方块图；

图7是绘示根据一实施例的流程图；

图8是绘示根据一实施例的准确RC校正的图表。

【主要组件符号说明】

100：RC校正电路        110：电阻

112：电容              114：电源

116：数字逻辑器区块    118：开关

120：数字计数器        120：漏极终端

122：模拟比较器        200：RC校正电路

214：放大器            216：输出终端

218：输出终端          219-1：开关

219-2：开关            219-3：开关

220：电容              222：电容

224：电容码产生器      226：比较器

228：来源时脉          230：分频器

232：N-位计数器        234：分频器

236：信号              238：减法器

240：BWC控制器         241：N位BWC

242：计算量            244：截止电路

246：加法器              248：CC

250：电容码              250-1：电阻

250-2：电阻              260：积分器

310：频率产生器          312：信号

320：核心RC滤波器        325：RC校正次系统

330：相位比较器          340：频率侦测器

350：状态机              360：N位输出信号

410a：波形               420a：波形

430a：波形               440a：波形

450a：波形               460a：波形

410b：波形               420b：波形

430b：波形               440b：波形

450b：波形               460b：波形

540：频率侦测器          550：CLK

560：滤波器输入信号      570：滤波器输入信号

582：第一计数器          584：第二计数器

590：比较器              630：相位比较器

640：输出信号            650：相位偏移输入

662：D型正反器           664：D型正反器

666：D型正反器           672：D型正反器

674：D型正反器           676：D型正反器

680：3位多数决电路       682：与门

684：与门                686：与门

688：或门                700：程序

710：步骤                720：步骤

730：步骤                740：步骤

810：轨迹                CLK：时脉信号

CLK_A：时脉脉冲           CLK_B：时脉脉冲

CLK_IN：时脉脉冲           CLR：输入

CMP：比较信号            CT：计数值

DCW：数字控制字                    D：输入

FD：信号                           I_N：电流

N：节点                            PC：输出信号

Q：输出                            SW：开关脉冲

V₁：电压                           V₂：电压

V_CM：CM点                          V_N：电压

V_ON：电压                          V_OP：电压

V_REF：电压

具体实施方式

此处引用的所有参考文件是以参照方式将其整体内容合并。

多个实施例叙述如下，其中以一信号来直接表示所欲的滤波器特性(例如截止频率)，不需透过模拟做预先的BWC计算。特定的实施例使用简单的电路系统(Circuitry)来侦测信号的相位与频率特性，而非依赖需要被修正成BWC的下降的电压。在特定的实施例中，区域制程变异被有效地抑制，相较于已知技术，产生受到提升的RC校正的正确性。再者，特定的实施例使用底部核心(Underlying Core)RC滤波器于带宽侦测中，省略分离的模拟侦测区块的需求。

图3是根据一实施例的RC校正方法的方块图。频率产生器310[其可为混频器(Mixer)的输出]产生处于特定频率的信号，上述特定频率与需要被校正的核心RC滤波器320所欲的截止频率对应。由频率产生器310提供的信号所表示的所欲的截止频率的范围可从1百万赫兹(MHz)分布至10 MHz。提供频率产生器310的输出做为核心RC滤波器320的输入，且亦可做为RC校正电路[次系统(Subsystem)]325的输入。熟悉此技艺者当可理解的是，频率产生器310的输出(亦即信号312)可由中间组件处理，其中上述中间组件是位于核心RC滤波器320或RC校正次系统325之前。换句话说，信号312可用来暗示所欲的截止频率，而并非包含上述的截止频率本身。RC校正次系统325包含相位比较器330、频率侦测器(Detector)340、及状态机(State Machine)350。状态机350的第一输入是耦合至相位比较器330的输出信号PC，且状态机350的第二输入系耦合至频率侦测器340的输出的信号FD。来自于状态机350的一N位输出信号360回馈至核心RC滤波器320以校正此一滤波器。例如，状态机350可提供一N位的CC(例如8位的CC)至核心RC滤波器320以更新其中可变电容的电容值。CC可被状态机350的一计数器递减(Decremented)，其可对应于，从1MHz(或范围为1MHz至10MHz中的另一个值)的最小值增加核心RC滤波器320的截止频率，直到校正完成或直到达到10MHz的最大值为止。例如，8位的CC可从127的初始值递减，直到校正完成为止，其中127的初始值对应于1MHz的频率，且当上述的CC递减时，上述的频率对应地线性增加(从1MHz至10MHz)。在此范例中，使用CC的7个位来提供介于0至127之间的CC，其具有固定在如1的最重要位。适当的修改可使CC的所有8位如上做变化。通过此一方式来递减一计数器[亦即从介于1MHz至10MHz之间的初始值(较佳约为1MHz)增加截止频率]，可较递增(Incrementing)此一计数器(减少上述截止频率)的方式更快达到所欲的截止频率。当达到预定的状况[例如当来自于核心RC滤波器320的输出信号的频率被锁定成与信号312一致，且相位与信号312相差至少一预定的偏移，例如90度(°)]，状态机350可冻结(Freeze)(撷取)其计数值，因为此状况表示核心RC滤波器320被校正至所欲的RC时间常数，且核心RC滤波器320的带宽因此被校正至所欲的数值。

图4A及4B是绘示根据本发明的一实施例的RC校正电路的操作的信号轨迹(Signal Traces)。图4A是绘示如图3所示的RC校正电路在启动后的短时间内(亦即完成校正之前)的操作。在图4A中所示的范例是对应于以40纳米(nm)互补金属氧化物半导体(CMOS)制程(process)制造的核心低通RC滤波器，其伴随着具有1.1伏特的核心电压的核心滤波器以及在120℃操作下慢慢演变的P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)制程。波形410a对应于图3中的信号312，且指定核心低通RC滤波器所欲的带宽(在此范例中为4MHz)。波形420a是此一范例中核心低通RC滤波器(例如，对应于图3的核心RC滤波器320)的输出，亦即对波形410a进行过滤后的结果。图4A的范例对应于从127的初始值经递减后，范围介于123与120之间的CC。可以理解的是，CC可实施至具有类似的功能的递增中。如图所示，核心低通RC滤波器的输出(亦即波形420a)并不具备类似于波形410a的频率，因为核心低通RC滤波器的截止频率尚未步进至对应于波形410a的频率的足够高的值，亦即产生CC的计数器尚未递减至终端状况。在图4A所示的时间区间中，介于核心低通RC滤波器的输入与来自于核心低通RC滤波器的输出之间的频率锁定尚未达成，如波形450a与460a所示(其是分别显示核心低通RC滤波器的输入与来自于核心低通RC滤波器的输出的频率信息的数字表示法)。同样的，来自于核心低通RC滤波器的输出尚未达到与核心低通RC滤波器的输入相关的预定相位延迟(Lag)(例如90°)，如波形430a与440a所示(其是分别显示核心低通RC滤波器的输入与来自于核心低通RC滤波器的输出的相位信息的数字表示法)。从图4A所示的初始状态来看，需要额外的递减(对应于将核心低通RC滤波器的截止频率步进至较高的值)将校正向前推进。

图4B是绘示类似于图4A的信号轨迹，但是其时间区间对应于最终校正(亦即校正已经完成且被侦测到)。在此区间中，对应于40的CC(亦即计数器已从127递减至40)，可观察到介于核心低通RC滤波器的输入与输出之间的频率锁定，如波形450b(输入)与460b(输出)以及虚线480所示，其中虚线480指出二信号同步的频率上升的边缘。同样的，核心低通RC滤波器的输出较输入延迟了90°，如波形430b(输入)与440b(输出)以及虚线480所示。在此时的状况下，核心低通RC滤波器的截止频率已充分地增加，使得对应于波形410b(核心低通RC滤波器的输入，指出所欲的RC特性)的频率通过核心低通RC滤波器，如具有与波形410b相同的频率的波形420b(核心低通RC滤波器的输出)所示。在此时的状况下，状态机350可提供校正已经完成且无须进行进一步递减的指示。

图5是一频率侦测器540(例如对应于图3的频率侦测器340)的方块图。频率侦测器540是用来侦测如上所述介于二信号之间的频率锁定。在相对应的明确(Clear)输入CLR中提供第一计数器582与第二计数器584二者一CLK550。在特定的实施例中，第一计数器582与第二计数器584可为递减计数器，但在其它实施例中，第一计数器582与第二计数器584亦可执行做为递增计数器。第一计数器582与第二计数器584的CLK是耦合至滤波器输入信号(FILTER_IN)560(其是与图3的信号312相对应)及滤波器输出信号(FILTER_OUT)570(其是与图3中核心滤波器320的输出相对应)。第一计数器582与第二计数器584的输出Q是耦合至比较器590的输入，其中比较器590提供一信号FD，信号FD对应于输入的等式(Equality)，而上述信号FD可被断言为低的，借以指示频率锁定。此领域具有通常知识者当可理解，在其它的执行过程中，上述的逻辑可为相反的。

图6是一相位比较器630(例如对应于图3的相位比较器330)的方块图。相位比较器630具有二输入，其是来自于核心滤波器的输出信号(标示为FILTER_OUT)640(对应于图3中核心RC滤波器320的输出)以及核心滤波器的相位偏移(Phase-Shifted)输入(标示为FILTER_IN90，例如正交参考信号)650(对应于图3中的信号312)，其中输出信号640可为正交输出。在图6所示的范例中，相位偏移输入650是输出信号640的90°延迟，所以相位比较器630提供相位比较输出信号PC，借此指出相位比较器630的二输入之间至少90°的相位延迟，其中当此一延迟存在时，PC＝0；然而，亦可使用除了90°之外的其它临界值(Thresholds)。基于至少90°的相位延迟的侦测的校正决定已经证明可在RC校正中产生高正确性。

如图6所示，相位比较器630是以D型正反器(Flip-Flop)以及3位多数决电路(Majority Circuit)680二阶段来执行。在第一阶段中，D型正反器662、664以及666均由其输入D耦合至输出信号640，且由其CLK输入耦合至FILTER_{IN 90}。在第二阶段中，D型正反器672、674及676均由其输入D耦合至来自于第一阶段的各自的(respective)D型正反器的输出Q，且由其CLK输入耦合至FILTER_IN90相反的版本(inverted version)。3位多数决电路680提供输出信号PC以指出哪个位(0或1)构成在D型正反器672、674及676的输出Q之间的多数决位。传统上是使用如图6所示的与门(AND Gate)682、684与686与或门(OR Gate)688来执行3位多数决电路680。

图7是根据一实施例的流程图。图7描述状态机的(例如图3的状态机350)功能性。在程序700开始之后，状态机提供带宽设定的下一个叠代(步骤710)，例如提供数字CC。提供下一个叠代可对应于提供递减的计数器值或递增的计数器值。可如此领域所已知的方式来执行计数器，且可提供计数器一个别的(separate)CLK，例如500千赫兹(KHz)的频率。比较RC滤波器输入频率与RC滤波器输出频率(步骤720)。假如二个值不相等，程序700继续进行步骤710中的下一个叠代。假如二个值相等，则决定介于RC滤波器输入信号与RC滤波器输出信号之间的相对相位移(Phase Shift)(延迟)，并将其与临界值做比较(步骤730)。临界值可为90°的相位延迟。假如相对相位移小于上述的临界值，程序700继续进行步骤710中的下一个叠代。假如相对相位移至少等于上述的临界值，则可终止RC校正(步骤740)，因为状态机已经决定在此状况下频率锁定与最小相位延迟二者均已经达成。可以理解的是，因为在一联集(Conjunctive)(“AND”)中上述二种状况均需要，故上述二种状况其中一者可在另一者之前进行测试；换句话说，流程可不同于图7所描述的状况，例如频率侦测确认(步骤720)以及相位比较(步骤730)的相对位置互换。

图8是绘示根据一实施例的准确RC校正的图表。在二种不同的PVT操作状况下的模拟RC滤波器的交流响应(AC Response)是如图所示：在120℃慢慢演变的PMOS/NMOS及1.21伏特的核心电压对应于轨迹810，而在27℃的已知制程与1.1伏特的核心电压则对应于轨迹820。上述二轨迹均对应于40纳米核心低通RC滤波器。如第8图所示，上述二种操作状况均在所欲的4MHz的频率处存在有准确的截止点，其是说明了成功的校正。

因此，特定的实施例采用相位比较与频率侦测来感测所需的带宽，而不需外部的模拟区块。校正是真正地自动化且可使用所欲的频率做为单一输入参数来完成。透过产生的信号直接提供上述的频率，不需BWC的预先模拟，其本身容易受到PVT变异的不准确性的影响。随后则自动地决定如截止频率的滤波器特性。再者，应用于RC校正的全数字化方法可提供受到提升的正确性与可靠度。相较于已知方法，可更快速的完成校正，例如在250微秒之内相对于在1毫秒之内。使用简单的电路系统可轻易地执行各种实施例，其中各种实施例适用于各种滤波器结构以及各种应用的滤波器的次序(Order)。例如，候选的应用(Candidate Applications)包含DVB-H、全球卫星定位系统(GlobalPositioning Satellite；GPS)及包含RF调谐器的其它应用。

可如以下方式执行RF调谐器的实施例。通常，RF输入首先通过低噪声放大器(Low Noise Amplifier；LNA)及混频器，且分离成同相(In-Phase)(I)与正交(Q)频道。模拟基带(Baseband)程序模块可执行RF滤波，例如，提供分离的I频道与Q频道输出。在特定的实施例中，RC滤波器校正是使用I频道做操作，但在其它的实施例中，亦可使用Q频道做操作。I及Q频道可同时或几乎同时做校正，例如，描述于由卡瓦迪亚士所提出的美国专利公开第2007/0207760号。

虽然已于以上的说明书中描述多个范例，然其并非用以将实施例限制于上述的细节中，在不脱离权利要求的领域及其等价的范围内，熟悉此技艺者当可作各种的更动及结构变更。例如，虽然揭露的CC是于一方向上步进，其亦可随机地变化，或在可能的截止频率范围内以特定的其它方式做明确地变化。同样的，为了说明起见，核心RC滤波器虽然已于以上的说明书中以低通滤波器[例如在上述郭等人所提出的“0.13微米互补型金属氧化物半导体中的1.2伏特114毫瓦双通道直接转换手持式数字视频广播装置调谐器”中所提及的8阶(8thorder)切比雪夫(Chebyshev)滤波器电路]做描述，熟悉此技艺者应可理解，根据其它实施例，同样地可执行高通或带通滤波器。例如，为了高通操作，可从较高的频率至较低的频率做频率扫描，其中伴随着在低通操作中使用于相位比较器中的90°的相位差异临界值。为了带通操作，可使用0°的相位差异临界值。

Claims (9)

1.一种校正电阻-电容滤波器的方法，其特征在于，该电阻-电容滤波器是被校正至一所欲的截止频率，该校正电阻-电容滤波器的方法包含：

以一截止频率初始化该电阻-电容滤波器；

以该电阻-电容滤波器过滤一输入信号，借以提供具有数个相位值及频率值的一滤波器输出信号，其中该输入信号指示该所欲的截止频率；

假如该滤波器输出信号的该些相位值及频率值无法满足一预设状况，根据该些相位值及频率值，调整该电阻-电容滤波器的该截止频率；以及

重复以该电阻-电容滤波器过滤该输入信号的步骤以及调整该电阻-电容滤波器的该截止频率的步骤，直到该滤波器输出信号的该些相位值及频率值满足该预设状况为止；

其中该预设状况是该输入信号的频率被锁定成与该滤波器输出信号一致，且该滤波器输出信号较该输入信号在相位上延迟了至少一指定临界值。

2.根据权利要求1所述的校正电阻-电容滤波器的方法，其特征在于，该调整该电阻-电容滤波器的该截止频率的步骤包含于一方向上步进该截止频率，于该方向上步进该截止频率的步骤包含增加该截止频率，该截止频率是在介于1百万赫兹与10百万赫兹的范围增加，直到该预设状况被满足为止。

3.根据权利要求1所述的校正电阻-电容滤波器的方法，其特征在于，该指定临界值为90度。

4.一种校正电阻-电容滤波器的装置，其特征在于，包含：

一频率产生器，配置以提供一参考信号；

一电阻-电容滤波器，其中该电阻-电容滤波器被耦合以接收该参考信号，并提供一滤波器输出信号；

一相位比较器，其中该相位比较器被耦合以接收该参考信号及该滤波器输出信号；

一频率侦测器，其中该频率侦测器被耦合以接收该参考信号及该滤波器输出信号；以及

一状态机；

其中该相位比较器、该频率侦测器及该状态机是配置以根据该电阻-电容滤波器的该滤波器输出信号来校正该电阻-电容滤波器的一截止频率至该参考信号所指定的一值，且该电阻-电容滤波器是被配置通过变化该电阻-电容滤波器的一可变电容的一电容值来做校正，直到该参考信号的频率被锁定成与该滤波器输出信号一致，且该滤波器输出信号较该参考信号在相位上延迟了至少一指定临界值为止。

5.根据权利要求4所述的校正电阻-电容滤波器的装置，其特征在于，该状态机包含一计数器，其中该计数器是配置来递减以将该电阻-电容滤波器的该截止频率从介于1百万赫兹与10百万赫兹之间的一初始值步进至较高的值。

6.根据权利要求4所述的校正电阻-电容滤波器的装置，其特征在于，该校正电阻-电容滤波器的装置包含于一射频频率调谐器中，其中该射频频率调谐器可于内部中进行电阻-电容校正。

7.根据权利要求4所述的校正电阻-电容滤波器的装置，其特征在于，该电阻-电容滤波器是一低通滤波器电路，且该指定临界值为90度；

其中该低通滤波器电路是一8阶切比雪夫滤波器电路。

8.一种校正电阻-电容滤波器的电路，其特征在于，包含：

一相位比较器，其中该相位比较器是配置以接收一电阻-电容滤波器的一参考信号与一正交输出；

一频率侦测器，其中该频率侦测器是配置以接收该电阻-电容滤波器的该参考信号与该正交输出；以及

一状态机，其中该状态机是配置以分别处理该相位比较器与该频率侦测器的数个输出，借此提供一电容码以将该电阻-电容滤波器校正至一所欲的截止频率；

其中该频率侦测器包含：

一第一计数器，具有一耦合至一时脉信号的明确输入及一耦合至该电阻-电容滤波器的一输入的时脉输入；

一第二计数器，具有一耦合至该时脉信号的明确输入及一耦合至该电阻-电容滤波器的一同相输出的时脉输入；以及

一比较器，配置以提供一信号，以指示该第一计数器和该第二计数器的输出是否为相等。

9.根据权利要求8所述的校正电阻-电容滤波器的电路，其特征在于，该相位比较器包含：

位于一第一阶段中的三D型正反器，其中该第一阶段中的每一D型正反器的一输入(D)是耦合至同相的该电阻-电容滤波器的该正交输出，且该第一阶段中的每一D型正反器的一时脉信号输入是耦合至该电阻-电容滤波器的该输入，该电阻-电容滤波器的该输入的相位是以一预设偏移量偏移；

位于一第二阶段中的三D型正反器，其中该第二阶段中的每一D型正反器的一输入(D)是耦合至该第一阶段中的相对应的其中一D型正反器的一输出(Q)，且该第二阶段中的每一D型正反器的一时脉信号输入是耦合至该电阻-电容滤波器的该输入的一相反版本，该输入与该相反版本在相位上有90度的偏移；以及

一3位多数决电路，接受来自于该第二阶段中的每一D型正反器的一输出(Q)做为该3位多数决电路的数个输入，且该3位多数决电路提供在该第二阶段中的该三输出(Q)之间的一多数决位做为该相位比较器的一输出信号(PC)；

其中该预设偏移量是一90度的相位移。