CN102210139A - 多频道接收机架构及接收方法 - Google Patents

Abstract

多频道接收机包括ADC和多频段多频道选择器。ADC将宽带多频道信号转换成数字信号。然后将数字信号分割为子频段，每个子频段包含多个频道。频道选择器从适当的子频段选择想要的频道。多频道接收机可以同时递送与已经实现的频道选择器的数目相等的频道。多频道接收机可以在单个集成电路上实现。

Description

多频道接收机架构及接收方法

背景技术

当前的电视接收机通过单个调谐器接收单个频道。日益发展的数据和节目服务市场将要求接收机具有多频道调谐的能力。

图1中示意了常规的单频道有线电视接收机的方框图。在接收机的输入处接收复合的TV信号，并使用低噪声放大器和可变增益放大器(LNA/VGA)102将其放大到正确的电平。可编程频段选择滤波器104可以潜在地对复合信号进行预选，以限制其带宽并使后续的信号处理操作变得容易。

使用频率综合器106选择特定的TV频道，其中频率综合器106调谐到对应的频道频率。通过在混频电路108的帮助下将综合的频率参考信号和接收到的信号相乘在一起，将所需的频道下变频(对其载波频率进行偏移)到方便的频率，并从而使用滤波器110和112移除频域中在其左边和右边的其他所有频道。然后，进一步对剩余的所需频道的信号进行放大114，以最优地利用ADC 116的输入范围，ADC 116对该剩余信号进行数字化。作为主流模拟信号预处理的结果，ADC 116抽样的信号通常具有非常低的工作频率，导致非常宽松的ADC要求。频道解码器118产生包含所想要的信号的单个传输流。

由图1中从LNA/VGA到ADC 116的输入的所有电路组成的框通常被称为“调谐器”。调谐器实现模拟域中完整的频道选择处理，并在其输出处递送在非常方便的频率处的单个频道，以用于进一步的基带处理。调谐器电路已经达到非常高水平的设计完善度，以处理若干电路实现的非理想性，例如，I/Q路之间的失配、混频器下变频不精确性等。在多数情况下，以硅双极或BiCMOS工艺实现调谐器，以达到RF性能要求，但是这对将调谐器集成到较大的SOC系统中造成了限制。调谐器的输出仍然是模拟信号，因为ADC通常在CMOS中实现并被放置在解码器侧。

剩余电路(ADC，用于进一步数字信号处理、载波恢复、频道解码、源解码等的基带处理器)通常是单独的IC，并被称为基带IC。

已知的基于图1所示的概念的接收机架构不能够完全满足多频道接收的需要。常规方法可以是使用多个并联连接到相同输入信号源的单频道调谐器来产生多频道调谐器。然而，该方法面临着与系统实现的复杂度、信号质量和成本效率有关的主要限制。随着同时需要的流/频道的数目超过两个，常规方法变得完全不切实际。

使用常规方法实现真正多频道接收机要求将输入信号提供给所有单个的单频道接收机。为了实现这一点，使用了RF信号复制装置(例如功率分割器、RF信号缓存器等)。这允许将RF输入发送到主接收机，并将复制的RF信号发送到第二接收机。然而，每次对RF输入信号进行复制，其质量将显著退化，没有任何可能性恢复原质量。

从常规组件构建多频道接收机的另一缺陷是频道选择过程要求针对每个使用到的调谐器有独立的频率综合装置。对于16个频道，需要16个独立的频率综合器和PLL，每个频率综合器和PLL都能够实现TV频段中大约100个频道中的任何频道频率。这种方法明显是不切实际的。

常规的I/Q接收机架构深受众所周知的镜频抑制问题的影响，镜频抑制问题起因于I路和Q路及其相关联的混频器的失配。I/Q混频器中的其他实现限制也是该方法的特征。例如，频率转化阶段(混频器)中的相位噪声是常规接收机架构的主要噪声污染机制之一。

备选的方法是使用块接收机(block receiver)。这高效地使用了图1中所示出的相同架构。然而，取代滤除除了单个需要的频道外的任何频道，将一组频道(a block of channels)(例如，5-10个TV频道)下变频到方便的低频。在该频率转化后，在滤波器的帮助下移除了所有其他的TV信号分量，并对所得到的信号进行放大，然后在调谐器的输出处递送。随后使用ADC对该组TV频道进行数字化，由于现在其需要将一组TV频道一起进行数字化，这比单频道调谐器所需要的更快。以这种方式，在调谐器的输出处同时提供少许频道变得可能。

在2006年8月，Cable Labs，Inc发布了“Data Over Cable Service Interface Specification(DOCSIS)3.0.”DOCSIS 3.0数据接收和频道绑定，两者都需要同时接收彼此分开不超过60MHz放置的至少4个频道。上述的块调谐器(block tuner)使得DOCSIS 3.0可行，然而不能够实现无限制的多频道功能。例如，同时接收的频道数目较小，并且从用户的角度看没有从全部有线电视频段中自由选择多个/任何频道(或为了快速数据接收而将其组合在一起)的自由。全部有线电视频段通常由50-1000MHz之间的高达100个频道组成。所导致的情况是，要求不同接收机接收TV频道和DOCSIS(数据)频道二者，然而二者之一的接收不限制另一个的基本功能。若干实现限制也出现了。例如，对于4频道系统，调谐器IC需要向解码器IC输出4个干净的模拟基带输出信号。很清楚，由于干扰的原因，块接收机方法不是最佳方法。

根据DOCSIS标准对有线频段信号进行直接抽样以进行电视接收要求使用相配的更大抽样率和使用非常高的动态范围(例如，50-70dB)来对具有GHz带宽的信号进行抽样和量化。第二个主要问题是处理具有非常高的数据率的数字信号的能力。

例如，假定输入信号是由每个都在50-1000MHz之间的捆绑在一起的多个6MHz频道组成的有线电视信号。对该信号进行数字化的结果是20-80Gbit/秒的数据率(在2GS/每秒速率处，至少需要ADC具有10-12b的分辨率)。为了根据前述速率在1GHz频段中的100个TV频道中隔离出一个6MHz频道所要求的数字滤波器的陡度使得情况显著复杂化。利用用于商业使用的合理等级的面积和功率效率，常规的数字信号处理选择技术不能够处理这些问题。对于ADC和RF放大器的正确操作，这种滤波器的活动所产生的最终导致的片上干扰也是很大的顾虑。

离散高速ADC芯片和离散多频道选择滤波芯片的发展没有解决由多频道接收机所需要的高抽样率导致的对定时进行管理的问题的全部问题。在真正多频道接收机中需要从ADC块到数字滤波器传递的数字数据的量是20-80Gb/s的数量级，或者更多。以这种速度进行的数据传递是极度困难的，特别是当涉及从一个IC传递到另一个IC时。此外，以这种速率从一个IC向另一个IC传递数据需要知道电磁兼容性(EMC)和相关的干扰问题，电磁兼容性(EMC)和相关的干扰问题轻易就能损害ADC的性能。ADC的输入信号实际上是接收机的输入，因此非常弱并且容易遭受信号退化。使用低摆幅差分信令标准(如，LVDS)可以降低EMC相关问题，但是由于在IC与IC间传送20-80Gbits/秒的真实数据流的极度高的数据率(从而，高速信号的数目非常大)，没有将EMC降低到可接受的等级。此外，虽然看起来使用片上存储器来消除EMC有关的高速IC至IC传输问题可能是可行的，然而存储器的使用产生其自身的技术问题，并且在需要实时流的应用中是不可行的。

ADC和数字滤波器之间的操作的时钟也是关注点。连接到全速率ADC(12b 2GS/秒)的离散滤波器芯片必须在2GHz处同步捕获这些数据。一种方法是使用分布在这两个IC之间的中央2GHz同步时钟。备选地，可以使用由相同晶体振荡器提供的附加PLL。在这两种情况下，复杂度明显较高，因为必须同步的电路可能分开1-10cm。

因此，需要能够提供无限制多频道功能的单IC接收机。

发明内容

在实施例中，多频道接收机包括模数转换器(ADC)，被配置为使用抽样率S来将位于频率段B Hz中的模拟信号z转换为数字信号x，其中，数字信号x是模拟信号z的表示，以及包括多频段选择器电路，被配置为接收所述数字信号x，并将所述数字信号x映射到M个时域子信号x₁...x_M中，其中，每个子信号在时域中表示数字信号x的频域内容，每个子信号位于频段B的子范围中，至少在子信号x₁...x_M的一个中以其原始形式来表示数字信号x的每个频率分量，以及子信号x₁...x_M中的每一个都具有小于S的抽样率。

在另一实施例中，多频段选择器还被配置为将数字信号x分级地映射到M个时域子信号x₁...x_M中。

在又一实施例中，所述多频道接收机还包括连接到所述多频段选择器的输出的至少一个频道选择器。所述频道选择器被配置为从任何的子信号x₁...x_M中选择至少一个频道。

在又一实施例中，多频段选择器电路包括至少两个信号分支。在该实施例中，至少一个分支是滤波器库，以及至少一个分支是连接到另一滤波器库的数字变频器。子范围可以交叠。以示意而非限制的方式，所述子范围至少以等于所述至少一个频道选择器的频道宽度的量进行交叠。

在实施例中，所述多频段选择器电路包括对应于对应相位的多个处理分支，以及用于将来自所述处理分支的分支信号进行相加的加法器。所述多个处理分支中的至少两个分支包括用于以对应于所述分支的相位对所述输入信号的抽样值进行子抽样的子抽样器，循环地实现所述子抽样值的符号反转的装置，包括第一FIR滤波器在内的滤波器。所述滤波器交替地应用到在偶数子抽样位置处的来自于子抽样器的子抽样的集合以及应用到在奇数子抽样位置处的来自于子抽样器的子抽样的集合。分支还包括第二FIR滤波器，当将所述第一FIR滤波器应用到分别在偶数和奇数子抽样位置处的子抽样的集合时，所述第二FIR滤波器被应用到在奇数和偶数子抽样位置处来自于子抽样器的子抽样的此外的集合。多频段选择器还包括合并器，用于根据合并模式将来自于第一FIR滤波器和第二FIR滤波器的输出抽样合并为分支的分支信号，所述合并模式根据子抽样位置循环改变并且与分支的相位相对应。

在另一实施例中，所述ADC是从时间交织ADC和分区时间交织ADC组成的组中选择的。

在又一实施例中，所述ADC是分区时间交织ADC，包括用于将模拟信号输入到电路中的主信号输出；包括多个(N个)抽样单元的前端电路，每个抽样单元具有信号输入和信号输出，其中，每个抽样单元的信号输入连接到所述主信号输入；包括多个解复用器的后端电路，每个解复用器具有信号输入和一组(K个)信号输出；多个(N个)ADC单元(K个)组，每个ADC单元具有信号输入和数据输出。在该实施例中，每个抽样单元的信号输出连接到所述多个解复用器中的一个解复用器的信号输入；以及每个解复用器的信号输出连接到一个ADC单元组中的ADC单元的信号输入。此外，所述主信号输入被配置为使用时间交织将模拟信号馈到所述多个(N个)抽样单元，以及所述解复用器被配置为使用时间交织将已抽样的信号馈到所述多个(N个)ADC单元组。

在实施例中，ADC的至少一个解复用器包括附加的信号处理电路。通过示意性而非限制的方式，该附加的信号处理电路可以是缓存器、跟随器和放大器。

在另一实施例中，所述多个ADC单元中的至少一个ADC单元被配置为对对应的抽样单元输出的已抽样信号输出进行重新抽样。

在又一实施例中，所述ADC包括时钟输入，所述时钟输入被配置为提供第一组时钟信号和第二组时钟信号，所述第一组时钟信号为所述多个抽样单元定时，所述第二组时钟信号为所述多个ADC单元组定时。在备选实施例中，所述ADC包括时钟输入，所述时钟输入被配置为提供第一组时钟信号和第二组时钟信号，所述第一组时钟信号为所述多个抽样单元定时，所述第二组时钟信号为所述多个ADC单元组定时。

在实施例中，至少一个信号调整单元被布置在主信号输入和所述抽样单元的信号输入之间。通过示意性而非限制的方式，所述至少一个信号调整单元可以是复制器和/或缓存器。

在又一个实施例中，所述ADC还包括数据重新合并单元，被配置为将所述多个ADC单元组中的ADC单元的数据输出所正在输出的数据进行重新组合，以产生一维数字数据流。

在实施例中，所述多个分支的至少两个分支的第一分支的合并器被配置为形成复分支信号，所述复分支信号的实部由分支中的第一分支的第一FIR滤波器和第二FIR滤波器的输出信号交替形成，所述复分支信号的虚部由当由所述第一FIR滤波器和第二FIR滤波器的输出信号分别形成所述实部时，分支中的第一分支的第二FIR滤波器和第一FIR滤波器的输出信号形成。所述多个分支的至少两个分支的第二分支的合并器被配置为通过对分支中的第二分支的第一FIR滤波器和第二FIR滤波器的输出信号进行求和以及相减来形成复分支信号的实部和虚部。

在又一实施例中，所述多频道接收机还包括一个以上的频道解码器，其中，频道解码器从所述频道选择器接收频道信号。在又一实施例中，所述多频道接收机还包括一个或多个源解码器，其中，源解码器从频道解码器接收输出。

在实施例中所述多频道接收机还包括信号处理器单元，其中，所述信号处理器单元包括RF预处理单元，所述RF预处理单元接收源信号并向ADC提供已处理的信号。通过示意性而非限制的方式，所述RF预处理单元包括滤波器、低噪声放大器、可变增益放大器和均衡器中的至少一个。

附图说明

图1示意了根据现有技术的接收机架构。

图2是示意根据实施例的多频道接收机的逻辑组件的方框图。

图3示意了根据实施例使用多频段多通道选择器的多频道接收机的流程。

图4示意了根据实施例的分区时间交织(patritioned time interleaving)模数转换器架构的逻辑组件的方框图。

图5是示出根据实施例的多频段选择器的代表性级的架构的方框图。

图6A是示意根据实施例的第一滤波器或第二滤波器的逻辑组件的方框图。

图6B是示意根据实施例的第一滤波器或第二滤波器的逻辑组件的方框图。

图7是示意根据实施例的第一滤波器或第二滤波器的逻辑组件的方框图。

图8是示意根据实施例的第二合并器的逻辑组件的方框图。

图9示意了根据实施例的接收机的流程。

具体实施方式

在实施例中，多频道接收机使用模数转换器(ADC)和高速多频段选择器(MBS)来向外部设备提供多频道输出。在另一实施例中，在单个IC上实现ADC和MBS。在该实施例中，数据以同步的方式在片上传递非常小的距离。IC接收机以明显低的多的数据率(例如，10M抽样/秒而不是2G抽样/秒)来仅输出预选的频道信息，从而减轻电磁兼容(EMC)问题。图2示意了根据实施例的多频道接收机(MCR)的逻辑组件。

MCR 200包括LNA/VGA 202、ADC 204和多频道选择器206。多频道选择器206包括多频段选择器205和频道选择器207A-207N。取决于在多频道选择器206中实现的频道选择器的数目，将确定将会可用的输出流的数目。在实施例中，每个输出流表示可以由解码器(未示出)进一步处理的频道。在实施例中，LNA/VGA包括功率对频率的均衡器。在LNA/VGA 202处从信号源接收复合的宽带RF输入信号(例如，由在50-1000MHz之间的捆绑在一起的多个频道组成的有线电视信号)。在此，信号是经过预调整的(放大、滤波、有可能还经过均衡)。随后使用ADC 204对LNA/VGA 204的输出整体进行数字化。在该级不进行频率转化和选择。

ADC 204的输出包括多频道数字信号。将该数字信号呈现给多频道选择器206，多频道选择器206允许选择数字化的流内的特定频段以供频道选择器207进行进一步滤波。如图2所示，可选地可以将ADC204和多频道选择器206组合在单个芯片212上。在另一实施例中(未示出)，可以将多频道接收机200的附加组件并入在具有ADC 204和多频道选择器206的芯片上。

如下面将详细描述的，可以将多频段选择器205和频道选择器207A-207N配置为执行两步频道选择处理。多频段选择器205接收ADC输出，并将其分级地以及频谱交叠地分割成数目为“L”的频谱子频段(例如，下面在图3中示意的A...H)。这些子频段中的每一个都包含原始接收到的TV频段的一部分，并且与原始频段相比，以频率速率Fs/L运转。由此，多频段选择器在没有任何信息丢失的情况下实现了粗略的“频道”选择。

频道选择器207实现精细的频道选择。每个子块207A-N接收L个子频段中的任意子频段，仅选择一个频道并在输出处递送。频道选择器的数目确定了在输出处同时接收到的TV频道的数目。例如，使用16个频道选择器允许同时接收原始TV频段中包含的16个频道。

图3示意了根据实施例在多频道接收机内的处理流程。

从信号源接收复合的宽带RF输入信号(例如，由在50-1000MHz之间的捆绑在一起的多个频道组成的有线电视信号)，并如上所述对其进行数字化。随后，将复合宽带RF信号的数字化等效信号(图3的左侧)在频域中分割成子一组信号。通过示意而不是限制的方式，使用多频道解码器的多频段选择器(参见图2的205)将复合信号分割成子频段(图3中的A...H)，该子频段包含处于并行的格式的原始信号的所有TV频道。

因为对整个RF信号进行抽样，在RF信号预处理中没有丢失任何频道信息(在RF域没有进行选择)。

上述方法的一个当前实现问题是其需要使用相配的较大的抽样率并使用高动态范围(例如，50-70dB)来对具有GHz带宽的信号进行抽样和量化。公开的文献中和消费电子公司的当前技术水平的转换器仍然必须达到该性能等级。第二个主要问题是处理具有非常高的数据率的数字信号的能力。

例如，假定输入信号是由每个都在50-1000MHz之间的捆绑在一起的多个频道组成的有线电视信号。为了对该频段进行数字化，需要2GS/秒的抽样率，其产生20-80Gbit/秒的数据率。为了根据前述速率在1GHz频段中的100个TV频道隔离出一个6MHz频道而要求的数字滤波器的陡度将得情况显著复杂化。利用用于商业使用的合理等级的面积和功率效率，常规的数字信号处理选择技术不能够处理这些问题。对于ADC和RF放大器的正确操作，这种滤波器的活动所产生的最终导致的片上干扰也是很大的顾虑。

在实施例中，ADC 204是分区时间交织(partitioned time interleaving)模数转换器。图4示意了根据实施例的分区时间交织模数转换器架构的逻辑组件的方框图。ADC 204包括用于将模拟信号输入到电路中的主信号输入51。其还包括前端电路1和后端电路2。前端电路1又包括多个(N个)抽样单元52A，...，52N，每个抽样单元具有信号输入52^*和信号输出52^**，其中，N抽样单元52A，...，52N中的每个的信号输入52^*连接到主信号输入51。目前，信号调整单元58插入到主信号输入51和前端电路1的N个独立抽样单元52A，...，52N的各个信号输入52^*之间。信号调整单元58可以包括复制器和/或缓存器。在当前转换器架构中使用的这种信号调整单元58为本领域所周知。

在实施例中，后端电路2包括多个(N个)模拟解复用器57A，...，57N以及多个(N个)ADC单元组53A，...，53K，其中，每个模拟解复用器具有信号输入57^*和信号输出组57A^**，...57K^**，每个ADC单元53A，...，53K具有针对模拟信号的信号输入53^*和针对二进制数据的数据输出53^**。目前，ADC单元组53A，...，53K每个都包含相同数目(K个)的ADC单元53A，...，53K。对应地，ADC转换器架构的后端电路2中的ADC单元53A，...，53K的总数是M＝N*K。解复用器57A，...，57N和ADC单元53A，...，53K以下述方式进行互连：每个解复用器57A，...，57N的信号输出57A^**，...57K^**连接到一个ADC单元53A，...，53K组中的ADC单元53A，...，53K的信号输入53^*。此外，后端电路2的解复用器57A，...，57N每个都包括附加的信号处理电路。这些信号处理电路可以包括缓存器和/或跟随器和/或放大器。

在该实施例中，模数转换器架构包括被配置为提供第一组时钟信号55a和第二组时钟信号55b的时钟输入55，第一组时钟信号55a为多个抽样单元52A，...，52N定时，第二组时钟信号55b为多个(N个)ADC单元组53A，...，53K(每组K个)定时。所述第一组时钟信号55a中的每个时钟信号具有第一精确度，所述第二组时钟信号中的每个时钟信号55b具有第二精确度。目前，第一精确度超过第二精确度，因为仅有前端电路1的N个抽样单元52A，...，52N需要精确的时钟信号，而模数转换电路的数字化部分(即，包括每组K个ADC单元53A，...，53K的N个ADC单元组的后端电路2)允许使用精确度较低的时钟信号。应该注意到，针对相同ADC组的所有成员的抽样行为是相同的(相同的定时错误)。因此，在这种组内不存在相对定时错误。

现在在图4中示出的是数据重新合并单元，数据重新合并单元被配置为对所述每组K个ADC单元53A，...，53K的多个(N个)ADC单元组的ADC单元的数据输出53^**正在输出的数据进行重新合并，以产生一维数字数据流。

分区时间交织的模数转换器操作如下：

信号源(未示出)经由信号调整单元58(信号调整单元的效果应已简要描述)向N个抽样单元52A，...，52N的对应信号输入52^*提供模拟信号。以由抽样单元52A，...，52N的数目所确定的因子N来使用时间交织，前端电路1的N个抽样单元52A，...，52N以所需要的抽样率Fs对模拟信号进行抽样。将前端电路1的N个抽样单元52A，...，52N的抽样信号各自连接到N个ADC单元组中的正确的ADC单元53A，...，53K，在ADC中，使用时间交织(因子M)将抽样信号转换为数字数据。虽然后端交织因子M超过前端交织因子N(即，M＞N)，然而ADC架构的分区使得在后端电路2的各个ADC单元之间的必要定时纠错被降低到纠正N个错误(N是ADC单元组53A，...，53K的数目)，因为针对相同的ADC单元组53A，...，53K的所有成员的抽样行为是相同的，并且一个组内的相对定时错误不存在。

应该注意到，还可以将两个交织域之间的分区反映到单元在芯片上的实际放置，关键组件彼此靠近(抽样单元)，非关键组件远离放置而没有重要的惩罚。

分区提供了从现有技术可知的时间交织ADC的优势。标准ADC单元的功率和面积效率限制导致这些单元中的很多单元以时间交织(复用)的方式进行使用，以提高转换功能的性能和效率。然而，该解决方案要求很多单元物理上并行连接(但是交替进行操作)并最终导致：(a)由于互联而导致的抽样前端节点处的带宽限制；(b)大量的单个ADC单元和抽样器使得定时和其他校正复杂，这引入了甚至更大的定时错误。

在ADC 204的架构中，将标准的时间交织抽样和数字化分区为两个主要部分。向前端抽样和后端数字化操作指派不同的交织因子N、M，交织因子N、M针对这些分区的要求进行了优化。抽样分区(前端电路1)涉及精确的定时和前端信号带宽方面。数字化分区(后端电路2)涉及每个ADC单元53A，...，53K的内部带宽/动态范围/功率折衷。

ADC 204的分区架构导致与标准的时间交织ADC相比放宽了相关联的前端电路的带宽限制，并实质上减少了与定时错误(高速下的主要限制)相关联的校正的复杂度。还显著提高了功率消耗效率，因为ADC 204的架构允许对ADC单元的使用进行交织，这没有像标准设计中一样推到速度和功率消耗的极限。这是在没有关于典型地与很多ADC单元的并行使用相关联的速度和定时错误校正复杂度的惩罚的情况下出现的。

向多频道选择器206的多频段选择器205提供ADC 204的输出。原则上，可以使用常规的数字选择方法来实现数字信号选择过程。例如，可以将RF单频道选择方法(使用模拟混频器进行频率转化以选择单个需要的频道，滤波等等)转到其直接的数字等效方法(使用数值混频器进行一个频道的频率转化，滤波和抽取等)，并因此从很多可用频道中选择一个频道。然后，复制该数字调谐器，可以实现多频道数字选择处理器。然而，该对RF等效方法的直转会导致极低效率的解决方案，具有显著的复杂度和面积-功率代价。

多频道选择器206中的多频段选择器205产生代表组合宽带RF输入信号的对应频段的信号。图5是示出根据实施例的多频道选择器206中的多频段选择器205的代表级的架构的方框图。所示意的级包括第一和第二子抽样器20a、20b、相位位置指示器21、第一和第二反相器22a、22b、第一和第二乘法器23a、23b、第一和第二滤波器24a、24b、第一和第二合并器26a、26b以及第一和第二加法电路28a、28b。数字多频段选择器的输入(可以经由适当的调整电路连接到模数转换电路204(参见图2)的输出))分别连接到第一和第二子抽样器20a、20b的输入。第一和第二子抽样器20a、20b具有输出，该输出直接以及经由反相器22a中对应的一个反相器连接到第一和第二乘法器23a、23b的输入。相位位置指示器21连接到第一和第二乘法器23a、23b的控制输入。第一和第二乘法器23a、23b具有连接到第一和第二滤波器24a、24b的输出。第一和第二滤波器24a、24b每个都具有两个输出。第一滤波器24a的输出连接到第一合并器26a的输入。第二滤波器24b的输出连接到第二合并器26b的输入。相位位置指示器21具有连接到第二合并器26b的控制输入的输出。第一和第二合并器26a、26b的输出连接到第一和第二加法电路28a、28b的输入。第一和第二加法电路28a、28b具有连接到其他处理电路(未示出)的输出。

以基本的抽样频率Fs向数字多谱段选择器提供表示数字抽样值的数据。第一子抽样器20a转发一半的抽样值(针对偶抽样时间点的抽样值)。第二子抽样器20b转发另一半的抽样值(针对奇抽样时间点的抽样值)。第一和第二子抽样器20a、20b以一半的基本抽样频率Fs/2来转发抽样值。形式上，除了第二子抽样器20b之前有将抽样延迟一个基本抽样频率循环的延迟单元之外，可以将第一和第二子抽样器20a、20b视为相同的电路，虽然当然可以由时钟滤波来实现相同的效果。

相位位置指示器21控制第一乘法器23a根据循环模式(1，-1，-1，1)来选择性地通过反相和未反相的抽样值，其中，每四个子抽样频率循环有一个抽样值没有被反相，接下来的两个抽样值被反相以及后续的一个抽样值没有被反相。从而，如果将来自子抽样器20a的输出抽样值称为U，作为对被子抽样的抽样频率的循环进行指示的索引的函数(以使得U(0)是第一循环的抽样值，U(1)是下一循环的抽样值等等)，以及将第一乘法器23a的输出信号称为X，作为索引的函数，那么：

X(4*m)＝U(4*m)，

X(4*m+1)＝-U(4*m+1)

X(4*m+2)＝-U(4*m+2)，以及

X(4*m+3)＝U(4*m+3)

相位位置指示器21根据相同的模式控制第二反相器22b。

图6B是示意根据实施例的第一滤波器或第二滤波器的逻辑组件的方框图。第一滤波器24a包括共享抽头式电路链30的FIR滤波器对。第一FIR滤波器包括第一系数乘法器32和第一加法器34。第二FIR滤波器包括第二系数乘法器36和第二加法器38。在链中的奇数位置处的抽头式电路30的输出连接到第一系数乘法器32的输入。第一系数乘法器32的输出连接到第一加法器34的输入。在链中的偶数位置处的抽头式电路30的输出连接到第二系数乘法器36的输入。第二系数乘法器36的输出连接到第二加法器38的输入。从而，第一滤波器24a被配置为计算滤波器系数He(m)、Ho(m)与来自于抽样的滑动窗口中的选择性地反相的抽样值X的乘积的两个和。滤波器系数He(m)、Ho(m)仅针对索引值“m”的有限范围不为零，并且仅针对这些索引值提供系数乘法器32、36。在由“n”进行索引的抽样循环处，滤波器的两个输出Y1(n)、Y2(n)为：

Y1(n)＝He(m)*X(n-2m)在m上求和

Y2(n)＝Ho(m)*X(n-2m-1)在m上求和

上述乘积对应于系数乘法器32、26的乘法操作。在其上求和的m值的数目(即，在其之外的范围，He(m)和Ho(m)事实上为零)和抽头式电路链的长度取决于所使用的滤波器。第二滤波器24b具有与第一滤波器24a相似的结构。虽然已经示出了具有三个抽头以及对应的针对每个FIR滤波器的乘法的示例，应该意识到，这仅是示例，对于FIR滤波器，可以使用更多或者更少的抽头。不需要这两个FIR滤波器的抽头的数目相同。从而，应用到第一FIR滤波器的子抽样值的集合可以与应用到第二FIR滤波器的子抽样值的另一集合(具有一个子抽样循环的延迟)相同，或者该集合和该另一集合可以不同，包含一些交叠的子抽样值，然而也包括不在对方集合中的子抽样值。

图7是示意根据实施例的第一滤波器或第二滤波器的逻辑组件的方框图。在该实施例中，在乘法电路300中，在相同的时间执行单个信号值X与不同系数He(m)或Ho(m)的乘法。对用于执行单个信号值与不同系数的乘法的乘法电路的使用具有以下优势：可以利用系数之间的相似性来降低所需的计算量。从而，例如，不同系数H(i)＝f+fi和H(j)＝f+fj的相同部分f可以与抽样值X相乘一次，以在与不同的完整系数H(i)、H(j)的乘积H(i)*X、H(j)*X的计算中多次使用乘积f*X。乘法电路300的输出(例如如果将不同的输出标记为y″m″，在时间“n”时输出乘积H(m)*X(n))连接到延迟电路302和加法器。延迟电路302对至加法器304的部分输入进行延迟。延迟电路302确保每个乘积H(m)*X(n)按照根据其所产生于的乘法电路300的输出m的延迟来贡献给最终的求和电路。结果，加法器304形成H(m)*X(n-m)在m上的和。在实施例中，使用两个循环的连续延迟来形成中间和。在使用图6b中所示出类型的FIR滤波器(使用抽头式电路、系数乘法器和加法器)的任何地方，可以将任何FIR滤波器替换为图7中所示出类型的FIR滤波器。

第一合并器26a被配置为将输出值Y1、Y2从两个FIR滤波器交替地在奇数循环中分别转发到第一和第二输出，以及在偶数循环中分别转发到第二和第一输出。亦即，如果第一合并器26a的输出信号在循环n中被称为Z1(n)、Z2(n)，那么对于奇数n，Z1(n)＝Y1(n)并且Z2(n)＝Y2(n)，以及对于偶数n，Z1(n)＝Y2(n)并且Z2(n)＝Y1(n)。

图8是示意根据实施例的第二合并器的逻辑组件的方框图。第二合并器26b包括加法器40和减法器42、反相器44和乘法器46。加法器40具有连接到第二滤波器的输出Y1′、Y2′(未示出)的输入，以及连接到第二合并器26b的第一输出的输出，该输出对求和值Y1′(n)+Y2′(n)进行输出。减法器42类似地具有连接到第二滤波器的两个输出(未示出)的输入。减法器42的输出连接到乘法器46的第一输入，以及连接到反相器44的输入，反相器44具有连接到乘法器46的第二输入的输出。减法器42被配置为求差值Y2′(n)-Y1′(n)。在偶数循环(n是偶数)中，乘法器通过来自于第二滤波器的输出值Y1′(n)、Y2′(n)之差Y2′(n)-Y1′(n)，而在奇数循环中，乘法器46通过该输出值的反相Y1′(n)-Y2′(n)。

第一加法电路28a将在第一和第二合并器26a、26b的第一输出处产生的值进行相加，并将在第一和第二合并器26a、26b的第二输出处产生的值进行相加。结果形成对第一子频段进行表示的信号的实数部分和虚数部分。第二加法电路28a从第二合并器26b的第一输出处产生的值中减去将在第一合并器26a的第一输出处产生的值，并从第一合并器26a的第二输出处产生的值中减去将在第二合并器26b的第二输出处产生的值。结果形成对第二子频段进行表示的信号的实数部分和虚数部分。

应该注意到，如果在一个时刻仅需要一个频段，可以将多频段选择器替换为单频段选择器。可以通过忽略加法电路28a、28b来实现单频段选择器。可以通过提供在加法和减法(即第一和第二加法电路28a、28b的操作)之间的切换来使得单频段选择器可调。

下面将解释图2中的多频段选择器205的频段分割效果。可以考虑将以抽样频率Fs所抽样的数字抽样值S(k)的流来表示从-Fs/2到Fs/2的频段中的频谱分量。为了选择子频段，可以将抽样值S(k)与复信号exp{-jwk}相乘，其中，w表示频率(或者等效地，相位增量)并且后续使用系数为H(m)的有限脉冲响应滤波器对其进行低通滤波，在此之后，可以对滤波后的信号进行子抽样。

可以在两个并行的分支中实现该乘法、滤波子抽样操作，每个分支以一半抽样频率进行操作，每个分支针对于输入信号中的两个抽样值的连续循环中的对应相位，即，分别针对k个偶数和奇数值。这两个分支具有输入信号Xa(n)、Xb(n)，其中在第一分支中，Xa(n)＝S(2*n)，在第二分支中，Xb(n)＝S(s*n+1)。根据以下等式对输入信号进行乘法和滤波可以产生信号Za、Zb：

Za(n)＝Ha(m)*Xa(n-m)*exp{-j2w(n-m)}在m上求和，以及

Zb(n)＝Hb(m)*Xb(n-m)*exp{-j2w(n-m)}*exp(-jw)在m上求和

在此，滤波器系数Ha、Hb分别是在奇数和偶数相位位置处的来自于低通滤波器的系数H。作为乘法、滤波和子抽样的结果，通过加法Za(n)+Zb(n)可以重新构建信号S。此外，应该注意到，可以容易地使用针对频率w计算的Za和Zb来获得针对频率w′＝w+pi、w′＝2*pi-w以及w′＝pi-w的类似结果。将w替换为2*pi-w导致对Za和Zb取复共轭。从而，针对w计算的Za和Zb的这些共轭的和对应于使用该频率进行混频、滤波以及以w′＝2*pi-w来进行子抽样的结果。类似地，将w替换为w′＝w+pi仅影响因子exp(-jw)。因此，从Za-Zb可以获得对信号S进行以下操作的结果：与频率为w′＝w+pi的本地振荡器信号相乘，滤波以及子抽样。取共轭的差值对应于使用频率w′＝pi-w。

即使输入信号值Xa、Xb和滤波器系数H(m)是实数，指数exp{-j2w(n-m)}也将使得实部和虚部的使用成为必要。结果，求和实际分别涉及到实部和虚部的两个求和。类似地，乘法涉及到计算实部和虚部的多个乘法计算。

然而，当选择等于pi/4的特殊频率时，指数exp{-j2w(n-m)}仅取值1、-j、-1、j。这意味着乘积Xa(n-m)*exp{-j2w(n-m)}的一半具有零虚部，另一半具有零实部。因此，可以省略与实滤波器系数Ha(m)、Hb(m)的涉及这些为零的部分的乘法。此外，当与指数exp{-j2w(n-m)}的乘法仅涉及与正1或负1的乘法时，可以使用可选择的反相来进行替换。

可以通过选择性地使用反相器22a实现与exp{-j2w(n-m)}的乘法来对此进行应用。此外，通过针对所选择的m个值，每次仅将反相或未反相的信号值Xa中的一部分与滤波器系数Ha(m)的一部分相乘，可以将其应用到第一滤波器24a中来计算Za的实部。类似地，针对另外的m个值，可以将信号值Xa的另一部分与滤波器系数Ha(m)的其他部分相乘来计算虚部。将要意识到，这相当程度上降低了所需的计算量。

滤波器系数Ha(m)的对应部分改变了n的偶数和奇数值的作用。在偶数循环中，使用滤波器系数Ha(m)的第一部分来计算输出值的实部，而在奇数循环中，使用滤波器系数Ha(m)剩余的第二部分来计算输出值Za的实部。相反，在奇数和偶数循环中，针对虚部分别使用该系数的第一部分和第二部分。在第一滤波器24a的第一和第二FIR滤波器中实现滤波器的该第一部分和第二部分。在相位位置指示器21的控制下，使用第一合并器来实现作用的改变。

原则上，可以期望需要两个乘法器(被实现为反相器)来产生乘积Xa(n-m)*exp{-j2w(n-m)}的实部和虚部。然而，应该注意到，exp{-j2w(n-m)}的值1、-j、-1、j的符号是完全实数或者完全虚数的，并且针对实部和虚部按一个抽样延迟以相同的方式改变。这可以用来避免使用单独的反相来获得乘积的实部和虚部，以及用来针对实部和虚部来合并抽头式电路链30。这还降低了电路复杂度。为了做到这一点，相位位置指示器21使第一乘法器23a遵循反相模式1、-1、-1、1，以使得可以在相同的输出处交替产生乘积的实部和虚部。

可以将类似的稍微复杂一点的见识应用到第二滤波器24b和第二合并器26b以计算Zb。在此，差别在于针对w值等于pi/4的因子exp(-jw)，该因子采用正1或者负1加减j除以2的平方根的复数值。通过事先将原始的滤波器系数Hb除以该平方根，可以通过将滤波器系数Hb修为为修改系数Hb′(其是原始滤波器系数Hb除以2的平方根)，消除对除以该平方根的需要。该修改中的舍入误差可以选择，以减少所得的假信号。

这允许由第二合并器26b所实现的乘以因子1+j的乘法，连同在偶数和奇数相位位置处信号的实部和虚部的作用的改变。还应该注意到的是，这仅涉及到与取决于相位的反相相结合的加法和减法。这降低了所需的计算量。

所选择的等于pi/4的特殊频率w对应于等于抽样频率Fs的八分之一的频率。因此，多频段选择器实现了在以抽样频率Fs的八分之一为中心的频段中选择信号分量的滤波器。应该注意到，共轭的差对应于使用w′＝pi-w(即，3pi/4)的本地振荡器频率。因此，第二加法电路28b在以抽样频率Fs的八分之三为中心的频段中选择信号分量。

在实施例中，推导出滤波器24a、24b的滤波器系数，以使得其对应于通带带宽比抽样频率Fs的八分之一超出至少有其他处理电路16被配置进行解码的传输频道的频道宽度那么宽的低通滤波器。该扩展小于抽样频率Fs的八分之一，以使得总的带宽小于Fs/4。在没有丢失信息的情况下，这是可能的，因为八分之一抽样频率Fs的带宽仍然满足Nyquist抽样定理。作为使用扩展频段的结果，在第一和第二加法电路28a、28b输出的子频段之间有交叠。这防止了当频道位于频段之间的边界时，频道变得不可解码。

虽然已经描述了特定的实施例，应该注意到，可以考虑获得类似结果的各种修改的实现。例如，如果在滤波器24a、24b和合并器26a、26b中进行对应改变，可以省略反相器22a、22b和乘法器23a、23b。

图6A示出了根据这些方法的实施例。该实施例基于

Ha(m)*Xa(n-m)*exp{-j2w(n-m)}在m上的和的观察，

可以将其重写为与exp{-j2wn}的乘积，以及

[Ha(m)exp{j2wm}]*Xa(n-m)在m上的和。

当使用频率w＝pi/4(即，抽样频率Fs的八分之一)时，其对应于：

Ha(m)*(-1)m/2*Xa(n-m)针对偶数m的和

j*Ha(m)*(-1)(m-1)/2*Xa(n-m)针对奇数m的和。

可以通过将子抽样器20a的输出直接馈入到图6B或图7中示出的滤波器来对此进行应用，其中，现在不同的FIR滤波器具有针对偶数m的系数Ha(m)*(-1)m/2和针对奇数m的系数Ha(m)*(-1)(m-1)/2。FIR滤波器分别产生该和的实部和虚部。在该实施例中，由实现乘以因子exp{-j2wn}的合并器来替换第一合并器26a。已修改的合并器包括用于对滤波器输出的实部和虚部进行反相的反相器50、52以及用于在滤波器输出的实部和虚部以及其反相器之间进行选择以实现与exp{-j2wn}(对于幂n，其为j)的乘法的乘法器。

可以将类似的实现用于电路的第二分支，省略多频段选择器的第二反相器22b和第二乘法器23b，并替换第二滤波器和第二合并器。在这种情况下，再次在滤波器中处理值为2的平方根的因子，合并器以不同的相位来实现与(1+j)等的乘法。

应该注意到，将图6A与图5和图6B的结合相比较，如图5所示在滤波器24a、24b之前执行反相降低了所需的计算量。

此外，应该注意到，在多频段选择器中可以使用两个以上的分支。这基于以下事实：通过根据Xq(m)＝S(mP+q)来针对不同的相位Q对值Xq(m)进行子抽样并重写结果，可以获得对信号S进行混频和滤波，并随后以因子P进行子抽样的结果：

通过项Tq(n′)(其中，Hq(m′)＝H(Pm′+q))在相位值q上的和来对H(m)exp{-jw(n-m)}S(n-m)在m上求和，Tq(n′)＝Hq(m′)exp{-jwP(n′-m′)}Xq(n′-m′)exp{-jwq}在m′上的和。

在具有两个分支的多频段选择器的实施例中，每个分支计算针对不同相位值q的项Tq(n′)。可以以各种组合将该项相加，以形成不同的频段信号。

在此，可以将频率w选择为w＝pi/(2*P)。在这种情况下，可以将每个项Tq(n)重写为因子exp{-jwq-jwPn′}乘以(time)以下项在m′上的和：

[Hq(m′)(-1)m′/2]Xq(n′-m′)对于偶数m′，以及

j[Hq(m′)(-1)(m′-1)/2]Xq(n′-m′)对于奇数m′。

可以使用如图6A中示出的滤波器来计算这些和。可以使用该图中示出的合并器来实现因子exp{-jwPn′}。可以使用乘法器来实现不同分支的因子exp{-jwq}，这导致与之前的示例相比更多的计算，其中，P＝2。然而，当P取2的倍数时，至少可以如前所示来实现q＝0和q＝P/2的分支。此外，可以使用具有反相/非反相(1、-1、-1、1)的循环的预混频，而不是在滤波器之后与exp{-jwPn′}的乘法。

应该意识到，可以将接收机电路的各个组件(例如，子抽样器20a、20b、反相器22a、22b、乘法器23a、抽头式电路链30、系数乘法器32、36、加法器34、38等)每个都实现为单独的电路组件，通过信号导体连接到其他组件以传递表示各种信号的数字抽样值的比特。备选地，可以使用被编程为以时隙复用方式执行组件功能的信号处理器来实现两个或更多组件的组合。应该意识到，这种实现的可能性受到抽样频率的限制。在刚好最高的可能的抽样频率处，这种时间复用的可能性很小或者没有，特别是针对乘法和加法而言。在较低的抽样频率处或者在以子抽样频率工作的电路部分中，更多的时间复用是可能的。以对与任何第一信号的抽样值有关的操作的这种复用实现执行进行描述的语言(“...时”，“在...的同时”，“并行于”等)，执行与任何第二信号的抽样值有关的操作，这应该被用来指在与第二信号的连续抽样值有关的操作之间，或者与这些操作中的一个同时的对第一信号执行的操作。

再次参考图4，在实施例中，使用K个子ADC的阵列，每个子ADC由M个单位ADC(ADC单元)的阵列构建而成。使用彼此相比不同的交织因子，根据时间交织算法来操作子ADC和每个子ADC中的ADC单元。以相同的抽样率f_unit操作每个ADC单元，导致针对ADC，速率为M*f_unit，针对整个转换器，速率为K*M*f_unit。所产生的输出是K*M个单位数据流的并行流，每个数据流具有N比特(对应于每个ADC单元的分辨率N)。该并行数据流在比特率方面等于单个ADC以fs＝K*M*f_unit来进行抽样的并行数据流。可以将全部数据流聚合为速率为fs的一个单独的N比特流，虽然并不总是这样要求。

然后，多频段选择器以并行的格式从ADC接收原始的已抽样和数字化的数据(例如，对于有效抽样率fs＝2GS/秒，K＝4个500M抽样/秒的流)。在实施例中，选择方法利用包括两个主要电路块的多频道选择器。第一块是多频段选择器。多频段选择器接收ADC输出，并将其分级地以及频谱交叠地分割成数目为L的频谱子频段(例如，图3中所示意的A...H)。这些子频段中的每一个都包含原始接收到的TV频段的一部分，并且与原始频段相比，以频率速率Fs/L运转。由此，多频段选择器在没有任何信息丢失的情况下实现了粗略的频道选择。

第二块是频道选择器块。其实现了精细的频道选择。其接收L个子频段中的任意子频段，仅选择一个频道并在输出处递送。频道选择器的数目确定了在输出处同时接收到的TV频道的数目。例如，使用16个频道选择器，可以同时接收包含在原始TV频段中的任意16个频道。

也可以通过分级的方式最有效地实现多频道选择处理，在图3中概念性地对此进行了示出。根据该方法，逐步将原始信号拆成较小的子信号，每个子信号占据与其在等级上较高的信号相比较小的带宽。结果，对于每一次接下来的划分，每个频段的抽样率降低了。与所提到的ADC的情况相似，抽样率的降低对功率效率的提高有显著的影响。

在常规的数字频道选择方法中，仅选择一个需要的频道，并且在选择过程中，由于设计原因丢失了频道的信息。在实施例中，分两个步骤实现该该处理，完全保留总的信号信息，直到选择处理的真正最后一步。

首先，将原始的高速信号转化到以并行的方式包含原始信号的所有TV频道的子信号集合(等效地，图3中的子频道A...H)中。因此，不发生任何信息丢失。例如，一个速率为2GS/秒的在50-1000MHz之间包含了100个6MHz宽的TV频道的信号被转化为8个信号，每个信号包含原始信号的125MHz的部分，并且以250MS/秒运转。该转化实质上降低了信号速率，并具有在功率消耗、降低干扰等上的好处。

第二步是从并行的信号流(例如，从A...H)中精细选择所想要的单个TV频道。在实施例中，使用用户可接入的选择设备来驱动该精细选择步骤。例如，为了选择频道J，向精细选择设备提供正确的子信号(A...H)，并从该子信号选择所需的频道。因为对原始信号的分级的划分，子信号A...H的工作频率如此之小，以至于甚至常规的数字选择方法也能实现该精细选择。以这种方式，可以选择原始复合信号的可用频道的任何组合，并向输出进行递送。通过复制精细选择器，可以非常高效地实现大量的数字调谐器。

在多个频道的接收和频道选择之后，下一步是频道解码处理。这是使用多频道基带处理器(未示出)来完成的。例如，多频道的频道解码器208同时处理16个TV流，并递送16个视频传输流。还可以使用频道和源解码器来对其进行处理。

RF预处理、直接数字化、多频道选择处理和多频道基带处理的结合实现了真正的多频道接收机，该多频道接收机同时递送多个TV传输流(例如，MPEG流)。在实施例中，以CMOS技术来实现ADC和多频道数字信号选择电路。在该实施例中，在一个IC中实现完整的接收机。(图2，虚线指示了单个芯片实现)。在备选实施例中，集成电路包括ADC、多频段多频道选择器和多频道解码器。在又一实施例中，集成电路包括RF前端(LNA/均衡器和混频器)、ADC、多频段多频道选择器和多频道解码器。

在另一实施例中，使用包含在多个信号中的信号信息来影响前端(预处理器和ADC)参数，以使得接收最优。

依照该实施例，可以直接使用并在信息提取处理器中实现多频道选择处理器和/或多频道基带处理器的输出，以识别ADC捕获到的信号的功率谱密度(PSD)形状。以这种方式，可以实现针对每个TV频道的大范围的计算。以示意而不是限制的方式，可以针对自相关和互相关、柱状图分析、误比特率、信噪比和每频道或每子频段的信号性能的类似度量来分析该信号。可以通过各种方式直接使用该信息来提高接收质量。

例如，通过计算每个子频段A...H中的功率，可以容易地进行粗略的PSD估计。这提供了足够的信息来在RF预处理器处实现基本的自动增益控制或者均衡。

可以进行对每频道功率进行计算的精细PSD估计。控制装置通过逐步地接收所有潜在的频道位置并识别每个频道段中的信号功率来扫描完整的TV频段。这给出了对信号功率分布的相当精确的表示，并且还可以将其用来识别有线电视频段中的空点(该频带并不是在世界的每个位置总是为来自有线电视提供商公司的数据和TV频道所完全占用)或者干扰器信号。这可以形成在TV建立的安装阶段期间进行快速频道识别的方法的基础。

使用精细的PSD估计，可以实现更智能和更精确的增益控制环路，即，控制RF预处理器的放大、滤波和均衡。

在一个实施例中，将紧邻主选择器的一个或多个额外的精细选择器用于具有特定功能的正常TV操作，以监视接收到的频谱及其特性，并相应地对接收质量进行自适应。

图9中示意了根据在此的实施例的接收机的流程。针对有线TV和数据应用(例如，针对DOCSIS 3.0以及针对DVB-C)，从有线插头出来的信号源是典型地占用50-1050MHz之间的频率段的单个复合RF信号。

RF信号预处理器接收该复合RF信号900。RF信号预处理器放大该复合RF信号，对其进行过滤以滤除TV频段外的其他信号，并可能对在不同的频率处对信号的功率进行均衡。不实现频率转化。提供可编程的装置来控制预处理器特性(例如，放大)。

ADC接收已预处理的复合RF信号，对其进行抽样和数字化910。ADC的输出从而是具有呈现在原始的RF TV信号中的所有信息内容的数字信号。

多频段选择器接收ADC的输出，进行频道选择处理并在其输出处同时递送大量的信号流920。这些并发的信号对应于包含在ADC所数字化的相同RF信号中的多个频带(或频段)。可编程装置控制多频段选择器(例如，在其输出处递送哪个频道)。

控制装置选择要在多频段选择器的输出处递送的流/频道以及要在多频道解码器的输出处递送哪些流(例如，递送到将数字流输出到接口输出的接口)935。

多频道解码器接收其从多频段选择器接收的流中的全部或者一些940。其将基带处理的结果同时输出，以用于进一步的处理或者用于将其存储在存储装置中。

可选地，信息提取数字信号处理器(IEP)从在多频段选择器和多频道解码器的输出处可用的大量的可用信号中提取信息，并使用该信息来自适应调整RF预处理器、ADC和/或多频段选择器的操作950。

接口电路从多频段选择器和/或多频道解码器接收输出。该接口电路可以潜在地对流进行复用，以进行从组件IC到片外的环境的高效数据传输960。

本领域技术人员应该理解，在不背离所公开的本发明的范围的情况下，可以通过其他特定的形式来实施本发明，并且在此描述的示例和实施例在所有方面都是示意性而非限制性的。本发明的领域的技术人员将认识到，使用在此描述的概念的其他实施例也是可能的。此外，不将以单数形式对权利要求要素的任何引用(例如，使用冠词“一”、“一个”或“该”)解释为将该要素限制为单个。还应该意识到，在此可以通过并入到设备的指令或者以软件程序的形式向设备提供的指令来提供属于该设备的功能。此外，应该理解，通过执行指令或者依靠设备的配置，被描述为“适于”执行具体功能的设备可以根据其设计的固有因果关系来执行该功能。

Claims (23)

1.一种多频道接收机，包括：

模数转换器(ADC)，被配置为使用抽样率S将位于频率段B Hz中的模拟信号z转换为数字信号x，其中，数字信号x是模拟信号z的表示，以及

多频段选择器电路，被配置为接收所述数字信号x，并将所述数字信号x映射到M个时域子信号x₁...x_M中，其中，每个子信号在时域中表示数字信号x的频域内容，每个子信号位于频段B的子范围中，至少在子信号x₁...x_M的一个中以其原始形式表示数字信号x的每个频率分量，以及子信号x₁...x_M中的每一个都具有小于S的抽样率。

2.根据权利要求1所述的多频道接收机，其中，所述多频段选择器还被配置为：将数字信号x分级地映射到M个时域子信号x₁...x_M中。

3.根据权利要求1所述的多频道接收机，还包括连接到所述多频段选择器的输出的至少一个频道选择器，其中，所述频道选择器被配置为从任何子信号x₁...x_M中选择至少一个频道。

4.根据权利要求1所述的多频道接收机，其中，所述多频段选择器电路包括至少两个信号分支，其中至少一个分支是一个滤波器组，而且至少一个分支是连接到另一滤波器组的数字变频器。

5.根据权利要求1所述的多频道接收机，其中，所述子范围是交叠的。

6.根据权利要求3所述的多频道接收机，其中，所述子范围至少以等于所述至少一个频道选择器的频道宽度的量进行交叠。

7.根据权利要求1所述的多频道接收机，其中，所述多频段选择器电路包括对应于相应相位的多个处理分支，以及用于将来自所述处理分支的分支信号进行相加的加法器，其中，所述多个处理分支中的至少两个分支包括：

子抽样器，用于按对应于所述分支的相位对所述输入信号的抽样值进行子抽样；

循环地实现子抽样值的符号反转的单元；

滤波器，包括第一FIR滤波器以及第二FIR滤波器，所述第一FIR滤波器交替地应用于在偶数子抽样位置处的来自于子抽样器的子抽样的集合以及在奇数子抽样位置处的来自于子抽样器的子抽样的集合，当将所述第一FIR滤波器分别应用于在偶数和奇数子抽样位置处的子抽样的集合时，所述第二FIR滤波器被相应地应用于在奇数和偶数子抽样位置处的来自于子抽样器的子抽样的另一集合；以及

合并器，用于根据合并模式将来自于第一FIR滤波器和第二FIR滤波器的输出抽样合并为该分支的分支信号，所述合并模式根据子抽样位置循环改变并且响应于该分支的相位。

8.根据权利要求1所述的多频道接收机，其中，所述ADC是从由时间交织ADC和分区时间交织ADC组成的组中选择的。

9.根据权利要求1所述的多频道接收机，其中，所述ADC是分区时间交织ADC，包括：

主信号输入，用于将模拟信号输入到电路中；

前端电路，包括多个(N个)抽样单元，每个抽样单元具有信号输入和信号输出，其中，每个抽样单元的信号输入连接到所述主信号输入；

后端电路，包括多个解复用器，每个解复用器具有信号输入和一组(K个)信号输出；

多个(N个)ADC单元组，每组(K个)ADC单元，每个ADC单元具有信号输入和数据输出；其中：

每个抽样单元的信号输出连接到所述多个解复用器中的一个解复用器的信号输入；以及

每个解复用器的信号输出连接到一个ADC单元组中的ADC单元的信号输入，以及

其中，所述主信号输入被配置为使用时间交织将模拟信号馈送到所述多个(N个)抽样单元，

以及，其中，所述解复用器被配置为使用时间交织将已抽样的信号馈送到所述多个(N个)ADC单元组。

10.根据权利要求9所述的多频道接收机，其中，至少一个解复用器包括附加的信号处理电路。

11.根据权利要求10所述的多频道接收机，其中，所述附加信号处理电路是从由缓存器、跟随器和放大器组成的组中选择的。

12.根据权利要求9所述的多频道接收机，其中，所述多个ADC单元中的至少一个ADC单元被配置为对由相应的抽样单元输出的已抽样信号进行重新抽样。

13.根据权利要求9所述的多频道接收机，其中，所述ADC包括时钟输入，所述时钟输入被配置为提供第一组时钟信号和第二组时钟信号，所述第一组时钟信号为所述多个抽样单元定时，所述第二组时钟信号为所述多个ADC单元组定时。

14.根据权利要求12所述的多频道接收机，其中，所述ADC包括时钟输入，所述时钟输入被配置为提供第一组时钟信号和第二组时钟信号，所述第一组时钟信号为所述多个抽样单元定时，所述第二组时钟信号为所述多个ADC单元组定时。

15.根据权利要求9所述的多频道接收机，其中，至少一个信号调整单元被布置在所述主信号输入和所述抽样单元的信号输入之间。

16.根据权利要求15所述的多频道接收机，其中，所述至少一个信号调整单元包括复制器和缓存器中的至少一个。

17.根据权利要求9所述的多频道接收机，其中，所述ADC还包括数据重新合并单元，被配置为将所述多个ADC单元组中的ADC单元的数据输出所正在输出的数据进行重新组合，以产生一维数字数据流。

18.根据权利要求7所述的多频道接收机，其中，所述多个分支的至少两个分支中的第一分支的合并器被配置为形成复分支信号，所述复分支信号的实部由第一分支的第一FIR滤波器和第二FIR滤波器的输出信号交替形成，当所述实部分别由所述第一FIR滤波器和第二FIR滤波器的输出信号形成时，所述复分支信号的虚部相应地由第一分支的第二FIR滤波器和第一FIR滤波器的输出信号形成，所述多个分支的至少两个分支中的第二分支的合并器被配置为通过对第二分支的第一FIR滤波器和第二FIR滤波器的输出信号进行求和以及相减来形成复分支信号的实部和虚部。

19.根据权利要求3所述的多频道接收机，还包括一个以上的频道解码器，其中，频道解码器从所述频道选择器接收频道信号。

20.根据权利要求19所述的多频道接收机，还包括一个或多个源解码器，其中，源解码器接收频道解码器的输出。

21.根据权利要求1所述的多频道接收机，还包括信号处理单元，其中，所述信号处理单元包括RF预处理单元，所述RF预处理单元接收源信号并向ADC提供已处理的信号。

22.根据权利要求21所述的多频道接收机，其中，所述RF预处理单元包括滤波器、低噪声放大器、可变增益放大器和均衡器中的至少一个。

23.一种多频道接收机，包括：

信号处理单元，其中，所述信号处理单元包括RF预处理单元，其中所述RF预处理单元被配置为接收源信号并输出位于频率段B Hz中的已处理的模拟信号z；

模数转换器(ADC)，连接到所述信号处理单元，并被配置为使用抽样率S来将模拟信号z转换为数字信号x，其中，数字信号x是模拟信号z的表示；

多频段选择器电路，被配置为接收所述数字信号x，并将所述数字信号x映射到M个时域子信号x₁...x_M中，其中，每个子信号在时域中表示数字信号x的频域内容，每个子信号位于频段B的子范围中，至少在子信号x₁...x_M的一个中以其原始形式表示数字信号x的每个频率分量，以及子信号x₁...x_M中的每一个都具有小于S的抽样率；

至少一个频道选择器，连接到所述多频段选择器的输出，其中，所述至少一个频道选择器被配置为从任何子信号x₁...x_M中选择至少一个频道；

一个或多个频道解码器，其中，频道解码器从所述至少一个频道选择器中的一个频道选择器接收频道信号；以及

一个或多个源解码器，其中，源解码器接收频道解码器的输出。

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