CN102208456A - 叠置p+-p结势垒控制肖特基二极管 - Google Patents

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Abstract

本发明提供的是一种叠置P+-P结势垒控制肖特基二极管。包括N+衬底区(100)、N型漂移区(101)、叠置P+-P结构P+部分(102)、阳极电极(104)、阴极电极(105)、二氧化硅层(106)、肖特基接触(107)、欧姆接触(108)，还包括叠置P+-P结构P部分(103)，叠置P+-P结构P+窗口部分(102)在叠置P+-P结构P窗口部分(103)上面。本发明在形成区域叠置P+-P结构P+部分前，形成类似JBS网状的一层相互分离的区域叠置P+-P结构P部分，在不牺牲器件正向导通特性的前提下，提高结势垒肖特基二极管器件的反向耐压，同时降低输出电容。本发明具有很强的可实施性，更易满足功率电子系统的应用要求。

Description

叠置P+-P结势垒控制肖特基二极管
技术领域
本发明涉及的是一种电子器件，具体地说是一种肖特基二极管。
背景技术
在功率系统中，一个好的整流器需要小开启电压、大导通电流、低漏电流，高击穿电压以及高开关速度，而同时具有这些特点是我们追求的最理想目标。为了节约能源，保护环境等，我们必须尽可能降低功率器件的功耗。
结势垒肖特基二极管(Juction barrier Schottky，JBS)是在肖特基二极管的漂移区集成了网状的PN结的一种器件。网状结的设计使PN结的耗尽区在正向和零偏时不能连通，因此，在正向工作时，肖特基势垒下有多个导电沟道有电流流过，器件导通。当在N+衬底上加上正向偏压，PN结和肖特基势垒都变为反偏，PN结形成的耗尽区向沟道区扩展，当反向偏压超过某一个值时，肖特基势垒下的耗尽层就会交叠。当耗尽层穿通以后，就会在沟道区形成一个势垒，从而使反向偏压的增加由耗尽层向N+衬底方向扩展来支撑。这个势垒屏蔽了肖特基势垒使其不受偏压的影响，限制了肖特基势垒降低效应，使反向漏电流大大减小，这和常规的SBD明显不同。穿通条件一旦建立，除了由于空间电荷区产生而引起的微增加外，漏电流基本保持常数。
在3kV以上的整流器应用领域，SiC PiN和SiC JBS二极管由于比Si整流器具有更高的击穿电压、更快的开关速度以及更小的体积和更轻的重量而备受关注。在3英寸N型4H-SiC晶圆上，Cree公司10kV/20 A PiN二极管系列的合格率已经达到40％，10kV/20A的SiC JBS的合格率也达到37％，10kV/5A SiC JBS的合格率超过40％。
JBS结合了PiN和SBD的两者优点，使之广泛应用，但是JBS器件比起PiN二极管，反向漏电流较大，反向耐压低。同时普通结势垒肖特基二极管对结终端设计要求较高，肖特基接触易受表面电荷影响。
发明内容
本发明的目的在于提供一种在不牺牲器件正向导通特性的前提下，提高结势垒肖特基二极管器件的反向耐压，同时降低输出电容的叠置P+-P结势垒控制肖特基二极管。
本发明的目的是这样实现的：
包括N+衬底区100、N型漂移区101、叠置P+-P结构P+部分102、阳极电极104、阴极电极105、二氧化硅层106、肖特基接触107、欧姆接触108，还包括叠置P+-P结构P部分103，所述叠置P+-P结构P+部分102窗口宽度比叠置P+-P结构P部分103窗口宽度宽，且叠置P+-P结构P+部 分102在窗口宽度上面。
本发明提供了一种叠置P+-P结势垒控制肖特基二极管器件。在形成区域叠置P+-P结构P+部分前，形成类似JBS网状的一层相互分离的区域叠置P+-P结构P部分，在不牺牲器件正向导通特性的前提下，提高结势垒肖特基二极管器件的反向耐压，同时降低输出电容。本发明与常规JBS工艺兼容，具有很强的可实施性，更易满足功率电子系统的应用要求。
本发明所述的叠置P+-P结势垒控制肖特基二极管器件，可通过优化设计N型漂移区101、区域102、区域103、二氧化硅层106的结构参数(如掺杂浓度、二维尺寸等)根据器件的导通特性、击穿特性、输出电容等要求设定。利用P埋层引入新的体内电场峰值，提高耐压，同时减少了少子电荷数目，降低JBS的电容效应，在开关电路中降低功率损耗。
附图说明
图1是本发明的叠置P+-P结势垒控制肖特基二极管器件结构示意图；
图2是普通结势垒肖特基二极管器件结构示意图；
图3是本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件击穿电压特性的比较；
图4是本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件正向导通特性的比较；
图5是本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件输出电容的比较。
具体实施方式
下面结合附图举例对本发明做更详细地描述：
参照图1，本发明的叠置P+-P结势垒控制肖特基二极管。包括N+衬底区100、N型漂移区101、叠置P+-P结构P+部分102、叠置P+-P结构P部分103、阳极电极104、阴极电极105、二氧化硅层106、肖特基接触107、欧姆接触108。根据器件具体导通特性、击穿特性的要求，确定图1中漂移区101的掺杂浓度及二维尺寸，二氧化硅层106的二维尺寸。
参照图3，由本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件击穿电压特性的比较可见，当器件处于关断态时，区域102、区域103分别与N型漂移区101形成的PN结随着阴极电压增加，耗尽区扩散，使肖特基接触被保护起来；本发明由于区域103存在，将在体内引入新的电场峰值，使得本发明的叠置P+-P结势垒控制肖特基二极管器件耐压高于普通结势垒肖特基二极管器件，且反向漏电流减小。
参照图4，由本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件正向导通特性的比较可见，相对于普通结势垒肖特基二极管器件，叠置P+-P结势垒控制 肖特基二极管器件的正向压降、导通电阻略有降低。本发明的P埋层并为覆盖真个P+N结面积，相对而言，肖特基面积略有增加。
参照图5，由本发明的叠置P+-P结势垒控制肖特基二极管器件与普通结势垒肖特基二极管器件输出电容的比较可见，相对于普通结势垒肖特基二极管器件，叠置P+-P结势垒控制肖特基二极管器件的输出电容较低，变化有超过一个数量级。由于P埋层并为覆盖真个P+N结面积，且P埋层浓度低，减少了少子电荷数目，降低JBS的电容效应，在开关电路中降低功率损耗。
上述为本发明特举之实施例，并非用以限定本发明。本发明提供的叠置P+-P结势垒控制肖特基二极管器件结构同样适用于其它材料功率半导体器件以及MPS等。在不脱离本发明的实质和范围内，可做些许的调整和优化，本发明的保护范围以权利要求为准。

Claims (2)

1.一种叠置P+-P结势垒控制肖特基二极管，包括N+衬底区100)、N型漂移区(101)、叠置P+-P结构P+部分(102)、阳极电极(104)、阴极电极(105)、二氧化硅层106)、肖特基接触(107)、欧姆接触108)，其特征是：还包括叠置P+-P结构P部分(103)，叠置P+-P结构P+窗口部分(102)在叠置P+-P结构P窗口部分(103)上面。
2.根据权利要求1所述的叠置P+-P结势垒控制肖特基二极管，其特征是：所述叠置P+-P结构P+部分(102)窗口宽度比叠置P+-P结构P部分(103)窗口宽度宽。
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