CN102201395A

CN102201395A - 具防突波功能的多层式半导体组件封装结构及其制作方法

Info

Publication number: CN102201395A
Application number: CN 201010141932
Authority: CN
Inventors: 方伟光
Original assignee: 方伟光
Current assignee: Zhiwei Technology Holding Co., Ltd.
Priority date: 2010-03-25
Filing date: 2010-03-25
Publication date: 2011-09-28
Anticipated expiration: 2030-03-25
Also published as: CN102201395B

Abstract

一种具防突波功能的多层式半导体组件封装结构，其包括：基板单元、绝缘单元、单向导通单元及保护单元。基板单元具有至少一顶层基板、至少一中间基板及至少一底层基板。绝缘单元具有至少一填充于至少一顶层基板及至少一中间基板之间的第一绝缘层及至少一填充于至少一中间基板及至少一底层基板之间的第二绝缘层。单向导通单元具有多个电性地设置于至少一顶层基板与至少一中间基板之间且被至少一第一绝缘层所包覆的单向导通组件。保护单元具有至少一电性地设置于至少一中间基板与至少一底层基板之间且被至少一第二绝缘层所包覆的具有防止突波电流或突波电压的保护组件；进而有效地降低了成本。

Description

具防突波功能的多层式半导体组件封装结构及其制作方法

技术领域

本发明涉及一种半导体组件封装结构及其制作方法，尤指一种具防突波功能的多层式半导体组件封装结构及其制作方法。

背景技术

未来的电子产品，将朝着具有轻、薄、短、小的功能，以使得电子产品能更趋于迷你化。而分离式组件(discrete component)在电子产品中所占的面积又是最庞大的，所以能够有效地整合分离式组件，将使得电子产品可以达到轻、薄、短、小的功能。

分离式组件的应用，例如固态二极管(solid state diodes)已被大量地运用在许多的电子设备上，固态二极管包含有相对应阳极与阴极的两端子，且阳极与阴极两端之间的电压与电流系以非线性特性存在。其中一种二极管的使用方式，其利用其单向导电的特性，将交流电转换为直流电，以达到整流的效果，使电源端得以稳定地输出直流电力。因此，这类的二极管又称为整流二极管(rectifying diode)或称整流子(rectifier)。而整流二极管的使用领域亦非常广泛，包括信息、通讯、消费性电子、航天、医疗、汽车、办公设备等。

然而，习知分离式组件的设计，皆以单一功能为主。因此，当电子产品需要安装不同功能的分离式组件来保护电子产品时，习知仅能设置多数个单一功能的分离式组件于电子产品内，因此习知的作法不仅耗费制造的成本，更是占用电子产品整体的体积。

本发明人有感上述缺失的可改善，悉心观察且研究，并配合学理的运用，而提出一种设计合理且有效改善上述缺失的本发明。

发明内容

本发明所要解决的技术问题，在于提供一种半导体组件封装结构，其能够提供多层空间来容置分离式组件并产生防突波功能。

本发明所要解决的技术问题，在于提供一种半导体组件封装结构的制作方法，其能够提供多层空间来容置分离式组件并产生防突波功能。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种具防突波功能的多层式半导体组件封装结构，其包括：一基板单元、一绝缘单元、一单向导通单元及一保护单元。基板单元具有至少一顶层基板、至少一中间基板及至少一底层基板。绝缘单元具有至少一填充于上述至少一顶层基板及上述至少一中间基板之间的第一绝缘层及至少一填充于上述至少一中间基板及上述至少一底层基板之间的第二绝缘层。单向导通单元具有多个电性地设置于上述至少一顶层基板与上述至少一中间基板之间且被上述至少一第一绝缘层所包覆的单向导通组件。保护单元具有至少一电性地设置于上述至少一中间基板与上述至少一底层基板之间且被上述至少一第二绝缘层所包覆的具有防止突波电流或突波电压的保护组件。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种具防突波功能的多层式半导体组件封装结构的制作方法，其包括下列步骤：首先，提供一基板单元，其具有至少一顶层基板、至少一中间基板及至少一底层基板；接着，将多个单向导通组件电性地设置于上述至少一顶层基板与上述至少一中间基板之间，且将多个具有防止突波电流或突波电压的保护组件电性地设置于上述至少一中间基板与上述至少一底层基板之间；然后，将至少一第一绝缘层填充于上述至少一顶层基板及上述至少一中间基板之间，且将至少一第二绝缘层填充于上述至少一中间基板及上述至少一底层基板之间；接下来，形成多个穿过该基板单元的贯穿孔，其中每一个贯穿孔依序穿过上述至少一顶层基板、上述至少一第一绝缘层、上述至少一中间基板、上述至少一第二绝缘层及上述至少一底层基板；紧接着，分别形成多个导电层于该些贯穿孔的内表面上，其中每一个导电层电性连接于上述至少一顶层基板、上述至少一中间基板及上述至少一底层基板；最后，切割该基板单元、上述至少一第一绝缘层及上述至少一第二绝缘层，以形成多个单颗的半导体组件封装结构，其中该些单向导通组件中的至少一个及该些具有防止突波电流或突波电压的保护组件中的至少一个被封装于每一个单颗的半导体组件封装结构内。

因此，本发明的有益效果在于：上述至少一顶层基板与上述至少一中间基板之间具有一层容置空间以收容多个被上述至少一第一绝缘层所包覆的单向导通组件，且上述至少一中间基板与上述至少一底层基板之间具有另外一层容置空间以收容至少一个被上述至少一第二绝缘层所包覆的具有防止突波电流或突波电压的保护组件，因此本发明可解决「习知仅能设置多数个单一功能的分离式组件于电子产品内，因此习知的作法不仅耗费制造的成本，更是占用电子产品整体的体积」的缺失。

附图说明

图1A至图1D分别为本发明具防突波功能的多层式半导体组件封装结构的制作方法的制作流程示意图；

图2A为本发明具防突波功能的多层式半导体组件封装结构的第一实施例的其中一视角的立体分解图；

图2B为本发明具防突波功能的多层式半导体组件封装结构的第一实施例的另外一视角的立体分解图；

图3为本发明具防突波功能的多层式半导体组件封装结构的第一实施例的电路示意图；

图4A为本发明具防突波功能的多层式半导体组件封装结构的第二实施例的其中一视角的立体分解图；

图4B为本发明具防突波功能的多层式半导体组件封装结构的第二实施例的另外一视角的立体分解图；

图5为本发明具防突波功能的多层式半导体组件封装结构的第二实施例的电路示意图；以及

图6为本发明具防突波功能的多层式半导体组件封装结构的剖面示意图。

符号说明

半导体组件封装结构 Z 基板单元 1

顶层基板 11 顶层导电焊垫 11A

顶层导电轨迹 11B 第一半穿孔 11C

第一导电层 11D 中间基板 12

第一中间导电轨迹 12A 第二中间导电轨迹 12B

第三半穿孔 12C 第三导电层 12D

底层基板 13 底层导电轨迹 13A

底层导电焊垫 13B 第五半穿孔 13C

第五导电层 13D 绝缘单元 2

第一绝缘层 21 第二半穿孔 21A

第二导电层 21B 第二绝缘层 22

第四半穿孔 22A 第四导电层 22B

单向导通单元 3 单向导通组件 30

阳极端 30P 阴极端 30N

保护单元 4 保护组件 40

贯穿孔 P 导电层 C

具体实施方式

请参阅图1A至图1D所示，其分别为本发明制作方法的制作流程示意图。由上述依序的图中可知，本发明提供一种具防突波功能的多层式半导体组件封装结构的制作方法，其包括下列步骤：

步骤S100为：首先，如图1A所示，提供一基板单元1，其具有至少一顶层基板11、至少一中间基板12及至少一底层基板13。此外，上述至少一顶层基板11的上表面及下表面分别具有多个导电焊垫(如图1A中最上面所显示的多个顶面凸块)及多个导电轨迹，上述至少一中间基板12的上表面及下表面皆具有多个导电轨迹，且上述至少一底层基板13的上表面及下表面分别具有多个导电轨迹及多个导电焊垫(如图1A中最下面所显示的多个相对应该些顶面凸块的底面凸块)。另外，上述该些导电焊垫及该些导电轨迹皆可透过印刷或任何成形方式来形成。

步骤S102为：如图1A所示，将多个单向导通组件(图未示)电性地设置于上述至少一顶层基板11与上述至少一中间基板12之间，且将多个具有防止突波电流或突波电压的保护组件(例如变阻器(varistor)(图未示))电性地设置于上述至少一中间基板12与上述至少一底层基板13之间。

步骤S104为：如图1A所示，将至少一第一绝缘层21填充于上述至少一顶层基板11及上述至少一中间基板12之间，且将至少一第二绝缘层22填充于上述至少一中间基板12及上述至少一底层基板13之间。此外，由图1A可知，当上述至少一第一绝缘层21及上述至少一第二绝缘层22填充完成后，上述至少一顶层基板11、上述至少一第一绝缘层21、上述至少一中间基板12、上述至少一第二绝缘层22及上述至少一底层基板13可由上而下依序堆栈在一起，而且该些单向导通组件(图未示)及该些具有防止突波电流或突波电压的保护组件分别被上述至少一第一绝缘层21及上述至少一第二绝缘层22所完全包覆而几乎无空隙。

步骤S106为：如图1B所示，形成多个穿过该基板单元1的贯穿孔P，其中每一个贯穿孔P依序穿过上述至少一顶层基板11、上述至少一第一绝缘层21、上述至少一中间基板12、上述至少一第二绝缘层22及上述至少一底层基板13。此外，该些导电焊垫及该些导电轨迹也同时被该些贯穿孔P给贯穿。

步骤S108为：如图1C所示，分别形成多个导电层C于该些贯穿孔P的内表面上，其中每一个导电层C电性连接于上述至少一顶层基板11、上述至少一中间基板12及上述至少一底层基板13。换言之，由于该些导电层C被成形于该些贯穿孔P的内表面上，所以每一个导电层C皆可将上述至少一顶层基板11、上述至少一中间基板12及上述至少一底层基板13三者电性连接在一起，以使得该些导电焊垫及该些导电轨迹也可选择性地彼此电性导通。

步骤S110为：配合图1C及图1D所示，延着图1C所示的切割线L切割该基板单元1、上述至少一第一绝缘层21及上述至少一第二绝缘层22，以形成多个单颗的半导体组件封装结构Z(图1D只显示其中一个半导体组件封装结构Z)，其中该些单向导通组件中的至少一个及该些具有防止突波电流或突波电压的保护组件中的至少一个被封装于每一个单颗的半导体组件封装结构Z内。换言之，依据不同的使用需求，设计者可以任意设计该些导电焊垫及该些导电轨迹的成形位置，并且设计每一个半导体组件封装结构Z需要几个单向导通组件及几个具有防止突波电流或突波电压的保护组件。

请参阅图2A及图2B所示，其分别为本发明第一实施例的两种不同方位的分解示意图，另外第一实施例的组合图可参考图1D所示。由上述图中可知，本发明第一实施例提供一种具防突波功能的多层式半导体组件封装结构Z，其包括：一基板单元1、一绝缘单元2、一单向导通单元3及一保护单元4。

其中，该基板单元1具有至少一顶层基板11、至少一中间基板12及至少一底层基板13。举例来说，上述至少一顶层基板11的上表面具有多个顶层导电焊垫11A，上述至少一顶层基板11的下表面具有多个顶层导电轨迹11B，上述至少一中间基板12的上表面具有多个第一中间导电轨迹12A，上述至少一中间基板12的下表面具有多个第二中间导电轨迹12B，上述至少一底层基板13的上表面具有多个底层导电轨迹13A，且上述至少一底层基板13的下表面具有多个底层导电焊垫13B。

再者，该绝缘单元2具有至少一填充于上述至少一顶层基板11及上述至少一中间基板12之间的第一绝缘层21及至少一填充于上述至少一中间基板12及上述至少一底层基板13之间的第二绝缘层22。此外，上述至少一顶层基板11、上述至少一第一绝缘层21、上述至少一中间基板12、上述至少一第二绝缘层22及上述至少一底层基板13由上而下依序堆栈在一起。

另外，上述至少一顶层基板11的侧边具有多个第一半穿孔11C，上述至少一第一绝缘层21的侧边具有多个相对应该些第一半穿孔11C的第二半穿孔21A，上述至少一中间基板12的侧边具有多个相对应该些第二半穿孔21A的第三半穿孔12C，上述至少一第二绝缘层22的侧边具有多个相对应该些第三半穿孔12C的第四半穿孔22A，且上述至少一底层基板13的侧边具有多个相对应该些第四半穿孔22A的第五半穿孔13C。换言之，每一个第一半穿孔11C、每一个第二半穿孔21A、每一个第三半穿孔12C、每一个第四半穿孔22A及每一个第五半穿孔13C皆相连在一起以形成每一个贯穿孔P。

此外，上述至少一顶层基板11具有多个分别成形于该些第一半穿孔11C的内表上的第一导电层11D，上述至少一第一绝缘层21具有多个分别成形于该些第二半穿孔21A的内表上且分别电性连接于该些第一导电层11D的第二导电层21B，上述至少一中间基板12具有多个分别成形于该些第三半穿孔12C的内表上且分别电性连接于该些第二导电层21B的第三导电层12D，上述至少一第二绝缘层22具有多个分别成形于该些第四半穿孔22A的内表上且分别电性连接于该些第三导电层12D的第四导电层22B，且上述至少一底层基板13具有多个分别成形于该些第五半穿孔13C的内表上且分别电性连接于该些第四导电层22B的第五导电层13D。换言之，每一个第一导电层11D、每一个第二导电层21B、每一个第三导电层12D、每一个第四导电层22B及第一个第五导电层13D皆相连在一起以形成每一个导电层C。

再者，该单向导通单元3具有多个电性地设置于上述至少一顶层基板11与上述至少一中间基板12之间且被上述至少一第一绝缘层21所包覆的单向导通组件30(例如二极管)，其中每一个单向导通组件30可选择性地电性连接于其中一顶层导电轨迹11B及其中一第一中间导电轨迹12A之间。

另外，该保护单元4具有至少一电性地设置于上述至少一中间基板12与上述至少一底层基板13之间且被上述至少一第二绝缘层22所包覆的具有防止突波电流或突波电压的保护组件40(例如变阻器)，其中上述至少一具有防止突波电流或突波电压的保护组件40电性连接于其中一第二中间导电轨迹12B及其中一底层导电轨迹13A之间。

请参阅图3所示，其为本发明第一实施例的电路示意图。配合图2A及图2B可知，本发明第一实施例提供四个单向导通组件30(每一个单向导通组件30的上表面及下表面分别为阴极端30N及阳极端30P)及一个具有防止突波电流或突波电压的保护组件40相互电性配合，以组成一如同图3所示的桥式整流器。再者，图3显示两个交流端(～)及两个电极端(+、-)，图中较细的导线为上述至少一顶层基板11的该些顶层导电轨迹11B，图中较粗的导线为上述至少一中间基板12的该些第一中间导电轨迹12A，图中的黑点为导通上述至少一顶层基板11的该些顶层导电轨迹11B与上述至少一中间基板12的该些第一中间导电轨迹12A的导电层C，且上述至少一具有防止突波电流或突波电压的保护组件40与两交流端形成并联结构。

请参阅图4A及图4B所示，其分别为本发明第二实施例的两种不同方位的分解示意图，另外第二实施例的组合图可参考图1D所示。由上述图中可知，本发明第二实施例提供一种具防突波功能的多层式半导体组件封装结构Z，其包括：一基板单元1、一绝缘单元2、一单向导通单元3及一保护单元4，且第二实施例与第一实施例最大的差别在于：在第二实施例中，该些顶层导电轨迹11B及该些第一中间导电轨迹12A采用另外一种的电路布局，且其中两个单向导通组件30的上表面及下表面分别为阴极端30N及阳极端30P，而另外两个单向导通组件30的上表面及下表面分别为阳极端30P及阴极端30N。

请参阅图5所示，其为本发明第二实施例的电路示意图。配合图4A和图4B可知，本发明第二实施例提供四个单向导通组件30及一个具有防止突波电流或突波电压的保护组件40相互电性配合，以组成一如同图5所示的桥式整流器。再者，图5显示两个交流端(～)及两个电极端(+、-)，图中较细的导线为上述至少一顶层基板11的该些顶层导电轨迹11B，图中较粗的导线为上述至少一中间基板12的该些第一中间导电轨迹12A，图中的黑点为导通上述至少一顶层基板11的该些顶层导电轨迹11B与上述至少一中间基板12的该些第一中间导电轨迹12A的导电层C，且上述至少一具有防止突波电流或突波电压的保护组件40与两交流端形成并联结构。

请参阅图6所示，其为本发明多层式半导体组件封装结构的剖面示意图。由图中可知，上述至少一顶层基板11与上述至少一中间基板12之间具有一层容置空间以收容多个被上述至少一第一绝缘层21所包覆的单向导通组件30，且上述至少一中间基板12与上述至少一底层基板13之间具有另外一层容置空间以收容至少一个被上述至少一第二绝缘层22所包覆的具有防止突波电流或突波电压的保护组件40，以使得本发明可达成多层式半导体组件封装结构的制作。

再者，由上述的制作方法可知，如果该基板单元1使用至少三块电路基板(上述至少一顶层基板11、上述至少一中间基板12及上述至少一底层基板13)的话，则本案将有两层的空间可以容纳一预定数量的单向导通组件30及具有防止突波电流或突波电压的保护组件40。换言之，如果该基板单元1使用更多块电路基板的话，则本案将有更多层的空间可以容纳更多数量的单向导通组件30及具有防止突波电流或突波电压的保护组件40。

综上所述，上述至少一顶层基板与上述至少一中间基板之间具有一层容置空间以收容多个被上述至少一第一绝缘层所包覆的单向导通组件，且上述至少一中间基板与上述至少一底层基板之间具有另外一层容置空间以收容至少一个被上述至少一第二绝缘层所包覆的具有防止突波电流或突波电压的保护组件，因此本发明可解决「习知仅能设置多数个单一功能的分离式组件于电子产品内，因此习知的作法不仅耗费制造的成本，更是占用电子产品整体的体积」的缺失。

以上所述仅为本发明的较佳可行实施例，非因此局限本发明的保护范围，故举凡运用本发明说明书及附图内容所为的等效技术变化，均包含于本发明权利要求所界定的范围内。

Claims

1.一种具防突波功能的多层式半导体组件封装结构，其特征在于，包括：

基板单元，其具有至少一顶层基板、至少一中间基板及至少一底层基板；

绝缘单元，其具有至少一填充于上述至少一顶层基板及上述至少一中间基板之间的第一绝缘层及至少一填充于上述至少一中间基板及上述至少一底层基板之间的第二绝缘层；

单向导通单元，其具有多个电性地设置于上述至少一顶层基板与上述至少一中间基板之间且被上述至少一第一绝缘层所包覆的单向导通组件；以及

一保护单元，其具有至少一电性地设置于上述至少一中间基板与上述至少一底层基板之间且被上述至少一第二绝缘层所包覆的具有防止突波电流或突波电压的保护组件。

2.根据权利要求1所述的具防突波功能的多层式半导体组件封装结构，其特征在于：上述至少一顶层基板、上述至少一第一绝缘层、上述至少一中间基板、上述至少一第二绝缘层及上述至少一底层基板由上而下依序堆栈在一起。

3.根据权利要求1所述的具防突波功能的多层式半导体组件封装结构，其特征在于：上述至少一顶层基板的上表面具有多个顶层导电焊垫，上述至少一顶层基板的下表面具有多个顶层导电轨迹，上述至少一中间基板的上表面具有多个第一中间导电轨迹，上述至少一中间基板的下表面具有多个第二中间导电轨迹，上述至少一底层基板的上表面具有多个底层导电轨迹，且上述至少一底层基板的下表面具有多个底层导电焊垫。

4.根据权利要求3所述的具防突波功能的多层式半导体组件封装结构，其特征在于：每一个单向导通组件选择性地电性连接于其中一顶层导电轨迹及其中一第一中间导电轨迹之间，且上述至少一具有防止突波电流或突波电压的保护组件电性连接于其中一第二中间导电轨迹及其中一底层导电轨迹之间。

5.根据权利要求3所述的具防突波功能的多层式半导体组件封装结构，其特征在于：上述至少一顶层基板的侧边具有多个第一半穿孔，上述至少一第一绝缘层的侧边具有多个相对应该些第一半穿孔的第二半穿孔，上述至少一中间基板的侧边具有多个相对应该些第二半穿孔的第三半穿孔，上述至少一第二绝缘层的侧边具有多个相对应该些第三半穿孔的第四半穿孔，且上述至少一底层基板的侧边具有多个相对应该些第四半穿孔的第五半穿孔。

6.根据权利要求5所述的具防突波功能的多层式半导体组件封装结构，其特征在于：上述至少一顶层基板具有多个分别成形于该些第一半穿孔的内表上的第一导电层，上述至少一第一绝缘层具有多个分别成形于该些第二半穿孔的内表上且分别电性连接于该些第一导电层的第二导电层，上述至少一中间基板具有多个分别成形于该些第三半穿孔的内表上且分别电性连接于该些第二导电层的第三导电层，上述至少一第二绝缘层具有多个分别成形于该些第四半穿孔的内表上且分别电性连接于该些第三导电层的第四导电层，且上述至少一底层基板具有多个分别成形于该些第五半穿孔的内表上且分别电性连接于该些第四导电层的第五导电层。

7.一种具防突波功能的多层式半导体组件封装结构的制作方法，其特征在于，包括下列步骤：

提供一基板单元，其具有至少一顶层基板、至少一中间基板及至少一底层基板；

将多个单向导通组件电性地设置于上述至少一顶层基板与上述至少一中间基板之间，且将多个具有防止突波电流或突波电压的保护组件电性地设置于上述至少一中间基板与上述至少一底层基板之间；

将至少一第一绝缘层填充于上述至少一顶层基板及上述至少一中间基板之间，且将至少一第二绝缘层填充于上述至少一中间基板及上述至少一底层基板之间；

形成多个穿过该基板单元的贯穿孔，其中每一个贯穿孔依序穿过上述至少一顶层基板、上述至少一第一绝缘层、上述至少一中间基板、上述至少一第二绝缘层及上述至少一底层基板；

分别形成多个导电层于该些贯穿孔的内表面上，其中每一个导电层电性连接于上述至少一顶层基板、上述至少一中间基板及上述至少一底层基板；以及

切割该基板单元、上述至少一第一绝缘层及上述至少一第二绝缘层，以形成多个单颗的半导体组件封装结构，其中该些单向导通组件中的至少一个及该些具有防止突波电流或突波电压的保护组件中的至少一个被封装于每一个单颗的半导体组件封装结构内。

8.根据权利要求7所述的具防突波功能的多层式半导体组件封装结构的制作方法，其特征在于：上述至少一顶层基板、上述至少一第一绝缘层、上述至少一中间基板、上述至少一第二绝缘层及上述至少一底层基板由上而下依序堆栈在一起。

9.根据权利要求7所述的具防突波功能的多层式半导体组件封装结构的制作方法，其特征在于：上述至少一顶层基板的上表面具有多个顶层导电焊垫，上述至少一顶层基板的下表面具有多个顶层导电轨迹，上述至少一中间基板的上表面具有多个第一中间导电轨迹，上述至少一中间基板的下表面具有多个第二中间导电轨迹，上述至少一底层基板的上表面具有多个底层导电轨迹，且上述至少一底层基板的下表面具有多个底层导电焊垫。