CN102169264A - 可补偿馈通电压的液晶显示面板 - Google Patents

Abstract

本发明提供一种液晶显示面板，该液晶显示面板借由一数据线将显示数据传送于以的字形的排列方式的第一子像素、第二子像素以及第三子像素。该液晶显示面板可借由将该第一子像素、第二子像素以及第三子像素的薄膜晶体管的沟道宽度与沟道长度的比值调整为预设的比例，或借由将该第一子像素、第二子像素以及第三子像素的薄膜晶体管的耦合电容值增加补偿电容值，以改善该第一子像素、第二子像素以及第三子像素的馈通电压的差异值。

Description

可补偿馈通电压的液晶显示面板

技术领域

本发明涉及一种液晶显示面板，尤其涉及一种可补偿馈通电压的液晶显示面板。

背景技术

液晶显示装置具有外型轻薄、耗电量少以及无辐射污染等特性，因此已被广泛地应用于电脑屏幕、行动电话、个人数字助理(PDA)、平面电视等电子产品上。液晶显示装置包含薄膜晶体管基板以及彩色滤光片基板，两片基板之间夹置液晶材料层，借由改变液晶材料层两端的电位差，即可改变液晶材料层内液晶分子的旋转角度，使得液晶材料层的透光性改变而显示出不同的影像。

请参考图1，图1为相关技术的薄膜晶体管液晶显示面板的示意图。显示面板10包含多条扫描线G1～Gm、多条数据线S1～Sn以及多个像素。每一像素包含一晶体管12、一存储电容14及一液晶电容16，晶体管12的栅极与漏极间存在一寄生电容18。以扫描线G1及数据线S1连接的像素为例，晶体管12的栅极电性连接于扫描线G1，晶体管12的源极电性连接于数据线S1，晶体管12的漏极电性连接于像素电极，也就是存储电容14以及液晶电容16的第一端。液晶电容16为显示面板10的二基板夹置液晶材料层所形成的等效电容，施加于液晶电容16的第一端的电压称为像素电压，存储电容14用来存储像素电压直到下一次数据信号的输入。施加于液晶电容16的第二端的电压为共同电压VCOM，通常存储电容16的第二端的电压Vcst亦为共同电压VCOM，有些设计者会借由调整存储电容16的电压Vcst以得到不同的显示特性。

请参考图2，图2为图1的显示面板10的电压波形图。当扫描线电压22由Vgl升高至Vgh时，开启晶体管12，数据线电压24于扫描线电压22的工作时间(duty time)Ton内对像素电极充电，像素电压由Vdl升至Vdh，经过扫描线电压22的工作时间Ton后，扫描线电压22下降至Vgl，此时关闭晶体管12，因此数据线无法继续充电。当数据线电压24由Vdh降为Vdl时，存储电容16将像素电压保持在Vdh，使得像素电压26不会立刻下降至Vdl。然而，当扫描线电压22由Vgh下降至Vgl时，由于寄生电容18的耦合，使得像素电压26下拉一馈通电压(feed-through voltage)ΔVp。因此，像素电压26与共同电压VCOM便存在馈通电压ΔVp，造成薄膜晶体管液晶显示器的画面闪烁(flicker)。

发明内容

因此，本发明的一目的在于提供一种可补偿馈通电压(feed-through voltage)的液晶显示面板，以解决上述的问题。

本发明提供一种可补偿馈通电压的液晶显示面板，包含一第一子像素、一第二子像素以及一第三子像素。该第一子像素包含一第一存储电容以及一第一薄膜晶体管。该第一薄膜晶体管具有一第一端电性连接于一第一数据线，一第二端电性连接于该第一存储电容，以及一控制端电性连接于一第一扫描线，该第一薄膜晶体管的沟道宽度与沟道长度(W/L)具有一第一比值。该第二子像素包含一第二存储电容以及一第二薄膜晶体管。该第二薄膜晶体管具有一第一端电性连接于第一薄膜晶体管的第二端，一第二端电性连接于该第二存储电容，以及一控制端电性连接于一第二扫描线，该第二薄膜晶体管的沟道宽度与沟道长度具有一第二比值。该第三子像素包含一第三存储电容以及一第三薄膜晶体管。该第三薄膜晶体管具有一第一端电性连接于第二薄膜晶体管的第二端，一第二端电性连接于该第三存储电容，以及一控制端电性连接于一第三扫描线，该第三薄膜晶体管的沟道宽度与沟道长度具有一第三比值。

本发明另提供一种可补偿馈通电压的液晶显示面板，包含一第一子像素、一第二子像素以及一第三子像素。该第一子像素包含一第一存储电容以及一第一薄膜晶体管。该第一薄膜晶体管具有一第一端电性连接于一第一数据线，一第二端电性连接于该第一存储电容，以及一控制端电性连接于一第一扫描线，该第一薄膜晶体管的第二端与控制端之间具有一耦合电容值以及一第一补偿电容值。该第二子像素包含一第二存储电容以及一第二薄膜晶体管。该第二薄膜晶体管具有一第一端电性连接于第一薄膜晶体管的第二端，一第二端电性连接于该第二存储电容，以及一控制端电性连接于一第二扫描线，该第二薄膜晶体管的第二端与控制端之间具有该耦合电容值以及一第二补偿电容值。该第三子像素包含一第三存储电容以及一第三薄膜晶体管。该第三薄膜晶体管具有一第一端电性连接于第二薄膜晶体管的第二端，一第二端电性连接于该第三存储电容，以及一控制端电性连接于一第三扫描线，该第三薄膜晶体管的第二端与控制端的耦合电容之间具有该耦合电容值。

本发明提供的液晶显示面板借由一数据线将显示数据传送于以的字形的排列方式的第一子像素、第二子像素以及第三子像素。液晶显示面板借由调整该第一子像素、第二子像素以及第三子像素的薄膜晶体管的沟道宽度与沟道长度的比值的比例，或调整该第一子像素、第二子像素以及第三子像素的薄膜晶体管的耦合电容值，以改善该第一子像素、第二子像素以及第三子像素的馈通电压的差异值。

附图说明

图1为相关技术的薄膜晶体管液晶显示面板的示意图。

图2为图1的显示面板的电压波形图。

图3为本发明的液晶显示面板的像素排列的示意图。

图4为图3的液晶显示面板的操作波形图。

图5为薄膜晶体管的沟道宽度与沟道长度的示意图。

图6为图3的液晶显示面板的像素位置的示意图。

图7为薄膜晶体管的耦合电容值以及补偿电容值的示意图。

其中，附图标记说明如下：

10         显示面板        12        晶体管

14         存储电容        16        液晶电容

18         寄生电容        22        扫描线电压

24         数据线电压      26        像素电压

G1～Gm     扫描线          S1～Sn    数据线

C1～Cm     共同电压        Vcst      存储电容电压

ΔVp       馈通电压        Vgl、Vgh  数据线电压电平

Vdl、Vdh   像素电压电平    Ton       作时间

30、60    液晶显示面板        31        子像素

32        薄膜晶体管          33        存储电容

G1～G480  扫描线              D1～D640  数据线

t1～t3    时段                601、603  区域

W         沟道宽度            L         沟道长度

501、701  薄膜晶体管的控制端  503、703  薄膜晶体管的第一端

505、705  薄膜晶体管的第二端  507、707  复晶硅层

709       补偿电容值          ΔVf1、    馈通电压

ΔVf2、ΔVf3

具体实施方式

请参考图3，图3为本发明的液晶显示面板的像素排列的示意图。液晶显示面板30包含多个子像素31，每一像素31包含一薄膜晶体管32以及一存储电容33。液晶显示面板30的每一条数据线以的字形(zigzag)的排列方式传送三行的子像素的显示数据。例如，数据线D1用来将显示显示数据传送到子像素P1、P2、P3。子像素P3的薄膜晶体管的第一端电性连接于数据线D1，子像素P3的薄膜晶体管的第二端电性连接于子像素P3的存储电容，子像素P3的薄膜晶体管的控制端电性连接于扫描线G3。子像素P2的薄膜晶体管的第一端电性连接于子像素P3的薄膜晶体管的第二端，子像素P2的薄膜晶体管的第二端电性连接于子像素P2的存储电容，子像素P2的薄膜晶体管的控制端电性连接于扫描线G2。子像素P1的薄膜晶体管的第一端电性连接于子像素P2的薄膜晶体管的第二端，子像素P1的薄膜晶体管的第二端电性连接于子像素P1的存储电容，子像素P1的薄膜晶体管的控制端电性连接于扫描线G1。

请参考图4，图4为图3的液晶显示面板的操作波形图。于时段t1，液晶显示面板30将显示数据写入子像素P1，扫描线G1、G2、G3被开启(信号为逻辑高电平)，显示数据透过数据线D1、子像素P3的薄膜晶体管、子像素P2的薄膜晶体管以及子像素P1的薄膜晶体管传送到子像素P1的存储电容。于时段t2，液晶显示面板30将显示数据写入子像素P2，扫描线G2、G3被开启，显示数据透过数据线D1、子像素P3的薄膜晶体管以及子像素P2的薄膜晶体管传送到子像素P2的存储电容。于时段t3，液晶显示面板30将显示数据写入子像素P3，扫描线G3被开启，显示数据透过数据线D1以及子像素P3的薄膜晶体管传送到子像素P3的存储电容。

如图4所示，子像素P1受到3次馈通电压ΔVf11、ΔVf12、ΔVf13的影响，子像素P1、P2、P3的薄膜晶体管的控制端及第二端的耦合电容值分别为Cgd1、Cgd2、Cgd3，子像素P1、P2、P3的总电容值分别为Ctt1、Ctt2、Ctt3，扫描线的驱动高电压以及低电压分别为Vgh、Vgl，则子像素P1的馈通电压ΔVf1可表示为式(1)：

$\mathrm{\ΔVf}1\≅(\frac{\mathrm{Cgd}3}{\mathrm{Ctt}3+\mathrm{Ctt}2+\mathrm{Ctt}1}+\frac{\mathrm{Cgd}2}{\mathrm{Ctt}2+\mathrm{Ctt}1}+\frac{\mathrm{Cgd}1}{\mathrm{Ctt}1})\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(1)

子像素P2受到2次馈通电压ΔVf21、ΔVf22的影响，子像素P2的馈通电压ΔVf2可表示为式(2)：

$\mathrm{\ΔVf}2\≅(\frac{\mathrm{Cgd}3}{\mathrm{Ctt}3+\mathrm{Ctt}2}+\frac{\mathrm{Cgd}2}{\mathrm{Ctt}2})\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(2)

子像素P3受到1次馈通电压ΔVf31的影响，子像素P1的馈通电压ΔVf3可表示为式(3)：

$\mathrm{\ΔVf}3\≅\left(\frac{\mathrm{Cgd}3}{\mathrm{Ctt}3}\right)\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(3)

请参考图5，图5为薄膜晶体管的沟道宽度与沟道长度的示意图。薄膜晶体管的控制端501由第一金属层所形成、薄膜晶体管的第一端503、第二端505由第二金属层所形成，第一金属层、第二金属层与复晶硅层507形成薄膜晶体管的沟道宽度W与沟道长度L。在本发明第一实施例中，子像素P3的薄膜晶体管的沟道宽度与沟道长度(W/L)具有第一比值，子像素P2的薄膜晶体管的沟道宽度与沟道长度具有第二比值，子像素P1的薄膜晶体管的沟道宽度与沟道长度具有第三比值，借由将子像素P1、P2、P3的薄膜晶体管的沟道宽度与沟道长度的比值调整为预设的比例，以改善子像素P3、P2、P1的馈通电压的差异值。请再次参考图3，同样地，数据线D2用来将显示显示数据传送到子像素P4、P5、P6。子像素P4的薄膜晶体管的沟道宽度与沟道长度具有第一比值，子像素P5的薄膜晶体管的沟道宽度与沟道长度具有第二比值，子像素P6的薄膜晶体管的沟道宽度与沟道长度具有第三比值，借由将子像素P4、P5、P6的薄膜晶体管的沟道宽度与沟道长度的比值调整为预设的比例，可改善子像素P4、P5、P6的馈通电压的差异值。此外，根据的字形的排列方式，数据线D1将显示显示数据传送到子像素P7、P8、P9。因此，子像素P7的第一薄膜晶体管的沟道宽度与沟道长度具有第一比值，子像素P8的薄膜晶体管的沟道宽度与沟道长度具有第二比值，子像素P9的薄膜晶体管的沟道宽度与沟道长度具有第三比值。

假设子像素P1、P2、P3的馈通电压ΔVf1、ΔVf2、ΔVf3相等，且子像素P1、P2、P3的总电容值Ctt1、Ctt2、Ctt3约为相等，根据式(1)、式(2)、式(3)，子像素P1、P2、P3的薄膜晶体管的控制端及第二端的耦合电容值Cgd1、Cgd2、Cgd3可表示为式(4)：

$\mathrm{Cgd}3=2\mathrm{Cgd}2=\frac{12}{5}\mathrm{Cgd}1$ 式(4)

因此，根据式(4)，第一比值、第二比值以及第三比值的比例约为12∶6∶5。

请参考图6，图6为图3的液晶显示面板的像素位置的示意图。以3时的液晶显示面板60为例，解析度为640X480，包含扫描线G1至G480以及数据线D1至D640。由于扫描线以及数据线会有线路阻抗而对液晶显示面板60的显示效果产生影响。区域601中的子像素P1、P2、P3为扫描线的驱动电压与数据线的显示数据受到线路阻抗的影响最小，所以区域601为液晶显示面板60中显示效果最佳的区域。区域603中的子像素P1、P2、P3为扫描线的驱动电压与数据线的显示数据受到线路阻抗的影响最大，所以区域603为液晶显示面板60中显示效果最差的区域。在调整子像素P1、P2、P3的薄膜晶体管的沟道宽度与沟道长度的比值时，假设子像素P1、P2、P3的薄膜晶体管具有相同的沟道长度，经过实验验证，请参考表(1)，在调整子像素P1、P2、P3的薄膜晶体管的沟道宽度与沟道长度的比值后，子像素P3、P2、P1的馈通电压的差异值明显的改善。此外，根据表(1)，第三比值的优选实施例约为0.7。

表(1)

请参考图7，图7为薄膜晶体管的耦合电容值以及补偿电容值的示意图。薄膜晶体管的控制端701由第一金属层所形成、薄膜晶体管的第一端703、第二端705由第二金属层所形成，第一金属层、第二金属层与复晶硅层707形成薄膜晶体管的沟道宽度W与沟道长度L。在本发明第二实施例中，借由调整薄膜晶体管的第二端705的第二金属层的线宽以产生补偿电容值709。子像素P1的薄膜晶体管具有耦合电容值Cgd以及补偿电容值Cgd1，根据式(1)，子像素P1的馈通电压ΔVfc1可表示为式(5)：

$\mathrm{\ΔVfc}1\≅(\frac{\mathrm{Cgd}3+\mathrm{Cgd}}{\mathrm{Ctt}3+\mathrm{Ctt}2+\mathrm{Ctt}1}+\frac{\mathrm{Cgd}2+\mathrm{Cgd}}{\mathrm{Ctt}2+\mathrm{Ctt}1}+\frac{\mathrm{Cgd}1+\mathrm{Cgd}}{\mathrm{Ctt}1})\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(5)

子像素P2的薄膜晶体管具有耦合电容值Cgd以及补偿电容值Cgd2，根据式(2)，子像素P2的馈通电压ΔVfc2可表示为式(6)：

$\mathrm{\ΔVfc}2\≅(\frac{\mathrm{Cgd}3+\mathrm{Cgd}}{\mathrm{Ctt}3+\mathrm{Ctt}2}+\frac{\mathrm{Cgd}2+\mathrm{Cgd}}{\mathrm{Ctt}2})\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(6)

子像素P3的薄膜晶体管具有耦合电容值Cgd以及补偿电容值Cgd3，根据式(3)，子像素P3的馈通电压ΔVfc3可表示为式(7)：

$\mathrm{\ΔVfc}3\≅\left(\frac{\mathrm{Cgd}3+\mathrm{Cgd}}{\mathrm{Ctt}3}\right)\×(\mathrm{Vgh}-\mathrm{Vgl})$ 式(7)

假设子像素P1、P2、P3的馈通电压ΔVf1、ΔVf2、ΔVf3相等，且子像素P1、P2、P3的总电容值Ctt1、Ctt2、Ctt3约为相等，根据式(5)、式(6)、式(7)，子像素P1、P2、P3的薄膜晶体管的补偿电容值Cgd1、Cgd2、Cgd3可表示为式(8)：

$\mathrm{Cgd}1=0,\mathrm{Cgd}2=\frac{1}{5}\mathrm{Cgd},\mathrm{Cgd}3=\frac{7}{5}\mathrm{Cgd}$ 式(8)

在第二实施例中，子像素P3的薄膜晶体管的第二端与控制端之间具有第一补偿电容值，子像素P2的薄膜晶体管的第二端与控制端之间具有第二补偿电容值，根据式(8)以及实验验证，第二补偿电容值与第一补偿电容值的比例约为1∶4至1∶7。

请再次参考图3，同样地，数据线D2用来将显示显示数据传送到子像素P4、P5、P6。子像素P4的薄膜晶体管具有一耦合电容值，子像素P5的薄膜晶体管具有该耦合电容值以及第二补偿电容值，子像素P6的薄膜晶体管具有该耦合电容值以及第一补偿电容值，借由调整子像素P4、P5、P6的薄膜晶体管的耦合电容值、第一补偿电容值以及第二补偿电容值，可改善子像素P4、P5、P6的馈通电压的差异值。此外，根据的字形的排列方式，数据线D1将显示显示数据传送到子像素P7、P8、P9。因此，子像素P7的薄膜晶体管具有一耦合电容值，子像素P8的薄膜晶体管具有该耦合电容值以及第二补偿电容值，子像素P9的薄膜晶体管具有该耦合电容值以及第一补偿电容值。

综上所述，本发明提供一种可补偿馈通电压的液晶显示面板，液晶显示面板借由一数据线将显示数据传送于以的字形的排列方式的第一子像素、第二子像素以及第三子像素。液晶显示面板借由调整该第一子像素、第二子像素以及第三子像素的薄膜晶体管的沟道宽度与沟道长度的比值的比例，或调整该第一子像素、第二子像素以及第三子像素的薄膜晶体管的耦合电容值，以改善该第一子像素、第二子像素以及第三子像素的馈通电压的差异值。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种可补偿馈通电压的液晶显示面板，包含：

一第一子像素，包含：

一第一存储电容；以及

一第一薄膜晶体管，具有一第一端电性连接于一第一数据线，一第二端电性连接于该第一存储电容，以及一控制端电性连接于一第一扫描线，该第一薄膜晶体管的沟道宽度与沟道长度(W/L)具有一第一比值；

一第二子像素，包含：

一第二存储电容；以及

一第二薄膜晶体管，具有一第一端电性连接于第一薄膜晶体管的第二端，一第二端电性连接于该第二存储电容，以及一控制端电性连接于一第二扫描线，该第二薄膜晶体管的沟道宽度与沟道长度具有一第二比值；以及

一第三子像素，包含：

一第三存储电容；以及

一第三薄膜晶体管，具有一第一端电性连接于第二薄膜晶体管的第二端，一第二端电性连接于该第三存储电容，以及一控制端电性连接于一第三扫描线，该第三薄膜晶体管的沟道宽度与沟道长度具有一第三比值。

2.如权利要求1所述的液晶显示面板，其中该第一比值大于该第二比值，且该第二比值大于该第三比值。

3.如权利要求1所述的液晶显示面板，其中该第一薄膜晶体管、该第二薄膜晶体管以及该第三薄膜晶体管具有相同的沟道长度。

4.如权利要求1所述的液晶显示面板，其中该第一比值、该第二比值以及该第三比值的比例约为12∶6∶5。

5.如权利要求1所述的液晶显示面板，其中该第三比值约为0.7。

6.如权利要求1所述的液晶显示面板，另包含：

一第四子像素，包含：

一第四存储电容；以及

一第四薄膜晶体管，具有一第一端电性连接于一第二数据线，一第二端电性连接于该第四存储电容，以及一控制端电性连接于该第一扫描线，该第四薄膜晶体管的沟道宽度与沟道长度具有该第一比值；

一第五子像素，包含：

一第五存储电容；以及

一第五薄膜晶体管，具有一第一端电性连接于第四薄膜晶体管的第二端，一第二端电性连接于该第五存储电容，以及一控制端电性连接于该第二扫描线，该第五薄膜晶体管的沟道宽度与沟道长度具有该第二比值；；以及

一第六子像素，包含：

一第六存储电容；以及

一第六薄膜晶体管，具有一第一端电性连接于第五薄膜晶体管的第二端，一第二端电性连接于该第六存储电容，以及一控制端电性连接于该第三扫描线，该第六薄膜晶体管的沟道宽度与沟道长度具有该第三比值。

7.如权利要求1所述的液晶显示面板，另包含：

一第七子像素，包含：

一第七存储电容；以及

一第七薄膜晶体管，具有一第一端电性连接于该第一数据线，一第二端电性连接于该第七存储电容，以及一控制端电性连接于该第二扫描线，该第七薄膜晶体管的沟道宽度与沟道长度具有该第一比值；

一第八子像素，包含：

一第八存储电容；以及

一第八薄膜晶体管，具有一第一端电性连接于第七薄膜晶体管的第二端，一第二端电性连接于该第八存储电容，以及一控制端电性连接于该第三扫描线，该第八薄膜晶体管的沟道宽度与沟道长度具有该第二比值；；以及

一第九子像素，包含：

一第九存储电容；以及

一第九薄膜晶体管，具有一第一端电性连接于第八薄膜晶体管的第二端，一第二端电性连接于该第九存储电容，以及一控制端电性连接于一第四扫描线，该第九薄膜晶体管的沟道宽度与沟道长度具有该第三比值。

8.一种可补偿馈通电压的液晶显示面板，包含：

一第一子像素，包含：

一第一存储电容；以及

一第一薄膜晶体管，具有一第一端电性连接于一第一数据线，一第二端电性连接于该第一存储电容，以及一控制端电性连接于一第一扫描线，该第一薄膜晶体管的第二端与控制端之间具有一耦合电容值以及一第一补偿电容值；

一第二子像素，包含：

一第二存储电容；以及

一第二薄膜晶体管，具有一第一端电性连接于第一薄膜晶体管的第二端，一第二端电性连接于该第二存储电容，以及一控制端电性连接于一第二扫描线，该第二薄膜晶体管的第二端与控制端之间具有该耦合电容值以及一第二补偿电容值；以及

一第三子像素，包含：

一第三存储电容；以及

一第三薄膜晶体管，具有一第一端电性连接于第二薄膜晶体管的第二端，一第二端电性连接于该第三存储电容，以及一控制端电性连接于一第三扫描线，该第三薄膜晶体管的第二端与控制端的耦合电容之间具有该耦合电容值。

9.如权利要求8所述的液晶显示面板，其中该第一补偿电容值大于该第二补偿电容值。

10.如权利要求8所述的液晶显示面板，其中该第二补偿电容值与该第一补偿电容值的比例约为1∶4至1∶7。

11.如权利要求8所述的液晶显示面板，其中该第一薄膜晶体管的第二端的线宽大于该第三薄膜晶体管的第二端的线宽以产生该第一补偿电容值。

12.如权利要求8所述的液晶显示面板，其中该第二薄膜晶体管的第二端的线宽大于该第三薄膜晶体管的第二端的线宽以产生该第二补偿电容值。

13.如权利要求8所述的液晶显示面板，另包含：

一第四子像素，包含：

一第四存储电容；以及

一第四薄膜晶体管，具有一第一端电性连接于一第二数据线，一第二端电性连接于该第四存储电容，以及一控制端电性连接于该第一扫描线，该第四薄膜晶体管的第二端与控制端之间具有该耦合电容值以及该第一补偿电容值；

一第五子像素，包含：

一第五存储电容；以及

一第五薄膜晶体管，具有一第一端电性连接于第四薄膜晶体管的第二端，一第二端电性连接于该第五存储电容，以及一控制端电性连接于该第二扫描线，该第五薄膜晶体管的第二端与控制端之间具有该耦合电容值以及该第二补偿电容值；以及

一第六子像素，包含：

一第六存储电容；以及

一第六薄膜晶体管，具有一第一端电性连接于第五薄膜晶体管的第二端，一第二端电性连接于该第六存储电容，以及一控制端电性连接于该第三扫描线，该第六薄膜晶体管的第二端与控制端之间具有该耦合电容值。

14.如权利要求8所述的液晶显示面板，另包含：

一第七子像素，包含：

一第七存储电容；以及

一第七薄膜晶体管，具有一第一端电性连接于该第一数据线，一第二端电性连接于该第七存储电容，以及一控制端电性连接于该第二扫描线，该第七薄膜晶体管的第二端与控制端之间具有该耦合电容值以及该第一补偿电容值；

一第八子像素，包含：

一第八存储电容；以及

一第八薄膜晶体管，具有一第一端电性连接于第七薄膜晶体管的第二端，一第二端电性连接于该第八存储电容，以及一控制端电性连接于该第三扫描线，该第八薄膜晶体管的第二端与控制端之间具有该耦合电容值以及该第二补偿电容值；以及

一第九子像素，包含：

一第九存储电容；以及

一第九薄膜晶体管，具有一第一端电性连接于第八薄膜晶体管的第二端，一第二端电性连接于该第九存储电容，以及一控制端电性连接于一第四扫描线，该第九薄膜晶体管的第二端与控制端之间具有该耦合电容值。

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