CN102136474A - 半导体器件上的电阻及其制作方法 - Google Patents

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陈菊英
张雷
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Shanghai Hua Hong NEC Electronics Co Ltd
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Abstract

本发明公开了一种半导体器件上的电阻，所述半导体器件上设置有多晶硅栅极结构，所述多晶硅栅极结构包括位于下层的多晶硅层和位于上层的WSI层，所述电阻包括位于下层的电阻本体和位于上层的端部电极，所述电阻本体为与栅极结构中多晶硅层位于同一层面的多晶硅，所述端部电极为与栅极结构中WSI层位于同一层面的WSI，所述电阻的周围还设置有起隔离作用的侧墙，所述端部电极向上通过接触孔被引出。本发明还公开了上述电阻的制作方法，在多晶硅栅极结构制作的同步制作电阻。本发明将多晶硅栅极结构的制作和电阻的制作整合在一起，简化了半导体器件上电阻的制作工艺，降低了生产成本，提高了生产效率，并且还能够提高电阻的性能。

Description

半导体器件上的电阻及其制作方法
技术领域
本发明涉及一种电阻，尤其是一种半导体器件上的电阻。本发明还涉及一种半导体电阻的制作方法。
背景技术
在0.3～0.5μm逻辑工艺上，还普遍使用多晶硅加上WSI作为栅极结构，同时电阻又是它一个很必须的可选工艺。
目前常规的做法的步骤如图1所示。栅极结构和电阻结构是完全由两层不同多晶硅膜构成的。先通过淀积一层多晶硅，然后对它进行磷扩掺杂，形成栅极结构的下面部分，如图2所示；接着在上面淀积一层WSI(硅化钨)形成栅结构的上面部分，如图3所示；两层一起形成栅结构，并通过光刻刻蚀出栅极的形状后，接着进行轻掺杂(LDD)注入，制作侧墙(spacer)，进行S/D注入，如图4所示。基本完成晶体管栅/漏/源后，再在场氧区域来做电阻，就是再长一层多晶硅，并对它掺杂，如图5所示；然后通过光刻刻蚀出电阻的形状，如图6所示。为了降低电阻的接触电阻值，在后面互连接触孔(contact)后还要对接触孔进行补注。
上述传统电阻制作工艺流程中，形成电阻的多晶硅要重新生长，不能和栅极多晶硅共用，为了降低电阻的接触电阻值，在后面contact后还要对接触孔进行补注。
发明内容
本发明所要解决的技术问题是提供一种半导体器件上的电阻及其制作方法，能够简化半导体器件上电阻的制作工艺，降低生产成本，提高生产效率，并且还能够提高电阻的性能。
为解决上述技术问题，本发明半导体器件上的电阻的技术方案是，所述半导体器件上设置有多晶硅栅极结构，所述多晶硅栅极结构包括位于下层的多晶硅层和位于上层的WSI层，所述多晶硅层和WSI层的两侧还设置有侧墙，所述电阻包括位于下层的电阻本体和位于上层的端部电极，所述电阻本体为与所述多晶硅栅极结构中多晶硅层位于同一层面的多晶硅，所述端部电极为与所述多晶硅栅极结构中WSI层位于同一层面的WSI，所述电阻的周围还设置有起隔离作用的侧墙，所述端部电极向上通过接触孔被引出。
本发明还公开了一种上述半导体器件上的电阻的制作方法，其技术方案是，先在半导体器件上先后淀积一层多晶硅和一层WSI，对这层多晶硅和WSI进行光刻和刻蚀得到所述多晶硅栅极结构中的下层多晶硅层和上层WSI层，以及电阻本体多晶硅和位于端部电极一层的WSI；然后制作多晶硅栅极结构的侧墙和电阻的侧墙，再对电阻上层的WSI进行光刻和刻蚀，得到电阻的端部电极，并且对端部电极进行掺杂，最后制作接触孔，将端部电极引出。
本发明将多晶硅栅极结构的制作和电阻的制作整合在一起，简化了半导体器件上电阻的制作工艺，降低了生产成本，提高了生产效率，并且还能够提高电阻的性能。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明：
图1为现有的半导体器件上的电阻的制作方法的流程图；
图2～图6为现有的半导体器件上的电阻制作方法各步骤的示意图；
图7为本发明半导体器件上的电阻的结构示意图；
图8为本发明半导体器件上的电阻的制作方法的流程图；
图9～图12为本发明半导体器件上的电阻制作方法各步骤的示意图。
具体实施方式
本发明公开了一种半导体器件上的电阻，如图7所示，所述半导体器件上设置有多晶硅栅极结构，所述多晶硅栅极结构包括位于下层的多晶硅层和位于上层的WSI层，所述多晶硅层和WSI层的两侧还设置有侧墙，所述电阻包括位于下层的电阻本体和位于上层的端部电极，所述电阻本体为与所述多晶硅栅极结构中多晶硅层位于同一层面的多晶硅，所述端部电极为与所述多晶硅栅极结构中WSI层位于同一层面的WSI，所述电阻的周围还设置有起隔离作用的侧墙，所述端部电极向上通过接触孔被引出。
所述接触孔的底部填充有WSI。
本发明还公开了一种上述半导体器件上的电阻的制作方法，其流程如图8所示，先在半导体器件上先后淀积一层多晶硅和一层WSI，如图9和图10所示，对这层多晶硅和WSI进行光刻和刻蚀得到所述多晶硅栅极结构中的下层多晶硅层和上层WSI层，以及电阻本体多晶硅和位于端部电极一层的WSI；然后制作多晶硅栅极结构的侧墙和电阻的侧墙，如图11所示，再对电阻上层的WSI进行光刻和刻蚀，得到电阻的端部电极，如图12所示，并且对端部电极进行掺杂，最后制作接触孔，将端部电极引出。
在制作接触孔的时候，在接触孔的底部填充WSI。
本发明中的多晶硅栅极结构和电阻结构采用完全由相同一层多晶硅膜构成，先通过淀积一层多晶硅，然后对它进行磷扩掺杂，形成多晶硅栅极和电阻结构的下面部分；接着在上面淀积一层WSI形成多晶硅栅极和电阻结构的上面部分，两层一起形成多晶硅栅极结构和电阻结构，并通过光刻和刻蚀出多晶硅栅极和电阻的形状；接着进行LDD注入，制作侧墙，进行S/D注入；之后晶体管栅/漏/源的制作步骤都与现有技术中的相同。最后通过光刻和刻蚀去掉需对电阻掺杂的区域上的wsi，并进行掺杂。电阻的端部电极所连接的接触孔的孔底还填充有WSI，这样就不需要后面contact后还要对接触孔进行补注。

Claims (4)

1.一种半导体器件上的电阻，所述半导体器件上设置有多晶硅栅极结构，所述多晶硅栅极结构包括位于下层的多晶硅层和位于上层的WSI层，所述多晶硅层和WSI层的两侧还设置有侧墙，其特征在于，所述电阻包括位于下层的电阻本体和位于上层的端部电极，所述电阻本体为与所述多晶硅栅极结构中多晶硅层位于同一层面的多晶硅，所述端部电极为与所述多晶硅栅极结构中WSI层位于同一层面的WSI，所述电阻的周围还设置有起隔离作用的侧墙，所述端部电极向上通过接触孔被引出。
2.根据权利要求1所述的半导体器件上的电阻，其特征在于，所述接触孔的底部填充有WSI。
3.一种如权利要求1或2所述的半导体器件上的电阻的制作方法，其特征在于，先在半导体器件上先后淀积一层多晶硅和一层WSI，对这层多晶硅和WSI进行光刻和刻蚀得到所述多晶硅栅极结构中的下层多晶硅层和上层WSI层，以及电阻本体多晶硅和位于端部电极一层的WSI；然后制作多晶硅栅极结构的侧墙和电阻的侧墙，再对电阻上层的WSI进行光刻和刻蚀，得到电阻的端部电极，并且对端部电极进行掺杂，最后制作接触孔，将端部电极引出。
4.根据权利要求3所述的半导体器件上的电阻的制作方法，其特征在于，在制作接触孔的时候，在接触孔的底部填充WSI。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325838A (zh) * 2013-06-26 2013-09-25 株洲南车时代电气股份有限公司 一种功率半导体芯片及其制备方法
CN103779199A (zh) * 2012-10-26 2014-05-07 上海华虹宏力半导体制造有限公司 金属硅化钨栅极工艺中多晶硅电阻的制造方法
CN109904117A (zh) * 2019-03-26 2019-06-18 武汉新芯集成电路制造有限公司 一种互连结构及其制造方法

Cited By (5)

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Publication number Priority date Publication date Assignee Title
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CN103325838B (zh) * 2013-06-26 2015-07-15 株洲南车时代电气股份有限公司 一种功率半导体芯片及其制备方法
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