CN102136415A

CN102136415A - 改善半导体工艺中光刻图案线条边缘粗糙度的方法

Info

Publication number: CN102136415A
Application number: CN2010101024310A
Authority: CN
Inventors: 李亮; 沈忆华; 涂火金; 宋化龙; 史运泽
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-01-27
Filing date: 2010-01-27
Publication date: 2011-07-27
Anticipated expiration: 2030-01-27
Also published as: CN102136415B

Abstract

本发明提出了一种改善半导体工艺中光刻图案线条边缘粗糙度的方法，所述方法包括：在需要形成图案的半导体层上涂覆光刻胶；对所述光刻胶曝光显影，以形成带有图案的光刻胶；对所述带有图案的光刻胶进行离子注入，以形成硬掩膜；以所述硬掩膜为掩膜对所述半导体层进行刻蚀。利用本发明的工艺可以显著改善图案的线边缘粗糙度，同时工艺简单，成本低廉。

Description

改善半导体工艺中光刻图案线条边缘粗糙度的方法

技术领域

本发明涉及一种半导体制造工艺，尤其涉及通过离子注入方法来改善线条边缘粗糙度的工艺。

背景技术

随着集成电路(IC)的尺寸不断降低，半导体器件的设计规则从65nm缩小到45nm，目前已向32nm甚至更小尺寸的工艺方向发展。在缩小工艺尺寸的过程中，光刻工艺是最重要的步骤之一。然而，由光刻胶(光刻胶层)曝光工艺引起的对图案的线条边缘粗糙度(LER)的影响变得越来越明显，甚至在65nm节点以下的工艺中无法接受。因此，必须通过提高对设备的要求来改善图案的LER。

2003年在ICMI会议上发表的Calvin Gabriel的文章中，对用于测量线条边缘凸凹不平的行业标准讨论如下：“2002ITRS计量学路线图对于如何量化LER给出一种定义：在等于四倍于技术节点的距离上所评估的局部线条宽度变化(总计3处，包括所有频率分量，两边边缘)。这个定义在VeraSEM或NanoSEM上很容易编程：这些工具通过在所关注的特征上进行32或更多次线条扫描来测量临界尺寸，根据用户定义的测量逻辑框每次线条扫描与前一次扫描相隔小的增量。这些扫描的3-sigma标准偏差符合ITRS定义，在软件业报道为Sigma(B)。”LER可以按下述方式量化，即：在一系列位置上测量线条的宽度，并在一定的间距上平均其变化，所述间距的长度至少四倍于特征的宽度。Hitachi CD SEM在1μm逻辑框上测量32点来测量LER。Applied Material NanoSEM在2μm的矩形上测量60个点。

下面以形成浅隔离沟槽的工艺为例来说明由曝光工艺引起的对图案的线条边缘粗糙度的影响。图1A-1C是传统工艺形成浅隔离沟槽的示意图。首先，如图1A所示，在衬底100的表面上沉积氧化物层101，再以化学气相沉积等方法在氧化物层101上沉积氮化硅层102。然后，如图1B所示，在氮化硅层102上旋涂底部抗反射涂层103，在底部抗反射涂层103表面涂敷光刻胶，对光刻胶进行曝光显影等工艺，形成具有图案的光刻胶层104。最后，如图1C所示，对底部抗反射涂层103、氮化硅层102、氧化物层101和衬底100依次进行刻蚀，形成沟槽，然后以灰化的方式去除光刻胶层104。

图2A和2B分别是按照图1所示的传统工艺形成的沟槽的扫描电镜俯视图和截面图。如图2A所示，线条边缘凸凹不平，线条弯曲严重。沿一线条选取32个点分别测量线宽，然后在一定的间距上平均其变化，计算得到线条边缘粗糙度平均值为12nm。如图2B所示，沟槽的侧壁界线不清晰。

在现有技术领域中已采用了以下方法来改善LER，即使用先进的曝光技术、采用浸没式光刻技术、双构图工艺来扩展以及使用较薄的光刻胶层并在刻蚀过程中使用掩膜。然而，在现有技术中采用上述方法仍存在很大困难。先进的曝光技术中，采用的曝光光束的波长以达到比紫外光频率更高的超紫外光(EUV)，即所谓的EUV光刻技术，受到很大关注。但是，在短期内EUV很难应用到生产并成为主流技术。目前。采用浸没式光刻技术对设备的要求很高，因为浸没式光刻技术是将某种液体充满投影物镜最后一个透镜的下表面与硅片之间来增加系统的数值孔径，所以提高了成本。通过双构图工艺可以扩展对给定曝光工具的限制，然而，众所周知，双构图工艺相当复杂，并由于对准问题使对图案覆盖的要求更加苛刻、同时引起产量降低以及成本增加等问题。另外，还可以通过使用较薄的光刻胶层来提高光刻性质并在刻蚀过程中使用掩膜，来扩展对给定曝光工具的限制。然而，该方法工艺过程复杂，因此提高了对各环节的技术要求。

目前，提出一种根据传统工艺改进的采用无定形碳作为硬掩膜形成图案的工艺。

图3A-3F是根据传统工艺改进的采用硬掩膜形成图案的示意图。如图3A所示，在衬底300表面上沉积氧化物层301，再以CVD等方法在氧化物层301上沉积氮化硅302。接着，如图3B所示，在氮化硅302上以CVD等方法沉积厚度为200～300的缓冲层303，该缓冲层303可以是等离子体增强氧化物(PEOX)，也可以是原子层沉积(ALD)方法形成的氧化物膜或氮化物膜。如图3C所示，在缓冲层303表面上涂覆一层厚度为2500～3500

的无定形碳层304。如图3D所示，为了降低氮化硅的反射率，在无定形碳层304表面上以CVD方法沉积厚度为170～370

介质抗反射涂层305。如图3E所示，在介质抗反射涂层305上沉积厚度为750～900

的底部抗反射涂层306，来减少光刻胶底部光的反射。在底部抗反射涂层306表面涂敷光刻胶，对光刻胶进行曝光显影等工艺，形成具有图案的光刻胶层307。最后，如图3F所示，对缓冲层303、氮化硅302、氧化物层301和衬底300依次进行刻蚀，形成沟槽，然后以灰化的方式去除光刻胶层307。

这种根据传统工艺改进的采用无定形碳作为硬掩膜形成图案的方法在一定程度上可以改善图案的LER，但是存在工艺复杂的缺点。另外，无定形碳价格昂贵，大大提高了制作成本。其次，由于无定形碳材质具有多孔性，质地疏松，在光刻阶段极易受到损伤，将会导致图案不能精确地转移，降低器件的良品率。

于是，需要一种简单的制造工艺，使得光刻图案的LER变小，且能使制作成本下降。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种改善半导体工艺中光刻图案线条边缘粗糙度的方法，所述方法包括：在需要形成图案的半导体层上涂覆光刻胶；对所述光刻胶曝光显影，以形成带有图案的光刻胶；对所述带有图案的光刻胶进行离子注入，以形成硬掩膜；以所述硬掩膜为掩膜对所述半导体层进行刻蚀。

根据本发明的另一个方面，其中所述半导体工艺为形成浅隔离沟槽或接触孔。

根据本发明的另一个方面，其中所述光刻胶层的厚度是1800～2200

根据本发明的另一个方面，其中所述离子注入的能量在10～30KeV范围内。

根据本发明的另一个方面，其中所述离子注入的剂量在1×10¹⁵～1×10¹⁶atom/cm²范围内。

根据本发明的另一个方面，其中所述离子注入的束流量大于10mA。

根据本发明的另一个方面，其中注入离子为重离子。

根据本发明的另一个方面，其中所述重离子为氩离子或砷离子。

利用本发明的工艺可以显著改善图案的线边缘粗糙度，同时工艺简单，成本低廉。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1C是传统工艺形成浅隔离沟槽的示意图；

图2A和2B分别是按照图1所示的传统工艺形成的沟槽的扫描电镜平面像和截面像；

图3A-3F是根据传统工艺改进的采用硬掩膜形成图案的示意图；

图4A-4E是根据本发明的工艺形成沟槽的示意图；

图5A和5B分别是根据本发明的工艺形成的沟槽的扫描电镜平面像和截面像；

图6A-6D是根据本发明的工艺形成接触孔的示意图；

图7是根据本发明形成沟槽/接触孔的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用光刻胶稳定化注入工艺来改善图案的线条边缘粗糙度的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其它实施方式。

为了解决光刻工艺中随线宽尺寸缩小而引起的线条边缘粗糙度问题，本发明提出了一种在现有设备基础上采用低成本和简单的光刻胶稳定化注入工艺来改善线条边缘粗糙度的方法。

下面描述根据本发明的一个方面，采用光刻胶稳定化注入工艺形成沟槽的方法。

图4A-4E是根据本发明的工艺形成沟槽的示意图。

如图4A所示，在衬底400表面上形成厚度为70～170

的氧化物层401。该氧化物层401将作为隔离层保护有源区在移除随后生长的氮化物的过程中免受化学污染。然后，在氧化物层401上以CVD等方法沉积厚度为1000～1200

的氮化硅层402。该氮化硅层402在化学机械研磨中充当阻挡层。

接着，如图4B所示，在氮化硅层402上以CVD等方法沉积厚度为300～400

的缓冲层403，该缓冲层403可以是等离子体增强氧化物(PEOX)，也可以是原子层沉积(ALD)方法形成的氧化物膜或氮化物膜。

然后，如图4C所示，在缓冲层403表面上以CVD方法沉积厚度为600～800

的底部抗反射涂层404，来减少光刻胶底部光的反射。在底部抗反射涂层404表面涂敷光刻胶，对光刻胶进行曝光显影等工艺，形成厚度为1800～2200

的具有图案的光刻胶层405。

接着，如图4D所示，通过离子注入方式以低能、高束流以及高剂量对形成的光刻胶层405进行离子注入，优选地，注入能量在10～30KeV范围内，注入剂量在1×10¹⁵～1×10¹⁶atom/cm²范围内，而束流量与设备等因素有关，本发明采用的束流量大于10mA。由于注入重离子对光刻胶的硬化效果明显，因此，可以选择氩离子或砷离子等重离子，本发明采用的是氩离子。

最后，如图4E所示，对缓冲层403、氮化硅层402、氧化物层401和衬底400依次进行刻蚀，形成沟槽，然后以灰化的方式去除离子注入后的光刻胶层405。

离子注入后，所涂敷的光刻胶层外面一层会变硬，形成硬掩膜。光刻胶稳定化注入作为使用现有设备进行离子注入的方法，是一种降低刻蚀后的LER的有效方法。经注入的光刻胶层会变硬，因此可以用作随后刻蚀工艺的硬掩膜。

图5A和5B分别是根据本发明的工艺形成的沟槽的扫描电镜俯视图和截面图。如图5A所示，与传统工艺形成的沟槽相比，根据本发明的光刻胶稳定化注入工艺形成的沟槽的边缘明显地平直化，并且线条的宽度相对较均匀。沿一线条选取32个点分别测量线宽，然后在一定的间距上平均其变化，计算得到线条边缘粗糙度平均值为6.1nm，约为传统工艺形成的图案的线条边缘粗糙度的50％。如图5B所示，图案的侧壁界线与传统工艺形成的图案的侧壁相比明显清晰。

此外，较明显的是，采用光刻胶稳定化注入工艺形成硬掩膜比采用无定形碳的硬掩膜工艺简单。而且，光刻胶稳定化注入工艺不需要引入其它的工具，仅用现有的工具就可以实现。在根据本发明的光刻胶稳定化注入工艺中，与传统工艺相比，刻蚀后的LER明显改善，并能满足要求。

下面将描述根据本发明的另一方面，采用光刻胶稳定化注入工艺形成接触孔的方法。

图6A-6D是根据本发明的工艺形成接触孔的示意图。

首先，如图6A所示，在已经制造了半导体器件，例如MOS晶体管的前端器件层600。在前端器件层601上形成需要在其中制作接触孔的结构层601，厚度为4000～5000

例如高应力氮化层(未示出)，材料可以选择为厚度为400～500埃的TiN以及形成于高应力氮化层之上的厚度为4000～5000

的磷硅酸玻璃层(未示出)。在结构层601上以CVD等方法沉积厚度为300～400

的缓冲层602，该缓冲层602可以是等离子体增强氧化物(PEOX)，也可以是原子层沉积(ALD)方法形成的氧化物膜或氮化物膜。

接着，如图6B所示，在缓冲层602表面上以CVD方法沉积厚度为600～800

的底部抗反射涂层603，来减少光刻胶底部光的反射。在底部抗反射涂层603表面涂敷光刻胶，对光刻胶进行曝光显影等工艺，形成厚度为1800～2200

的具有图案的光刻胶层604。

然后，如图6C所示，通过离子注入方式以低能、高束流以及高剂量对形成的光刻胶层604进行离子注入，优选地，注入能量在10～30KeV范围内、注入剂量在1×10¹⁵～1×10¹⁶atom/cm²范围内、束流量与设备等因素有关，本发明采用的束流量大于10mA。由于注入重离子对光刻胶的硬化效果明显，因此，选择氩离子或砷离子等重离子，本发明采用的是氩离子。

最后，如图6D所示，对缓冲层602和结构层601依次进行刻蚀，在前端器件层600的上面形成接触孔，然后以灰化的方式去除离子注入后的光刻胶层604。

与其它的改善LER的方法相比，光刻胶稳定化注入工艺在低成本和简单的工艺步骤上具有很大优势，并且该方法可以扩展到在65nm节点以下的技术。

对于本领域技术人员显而易见的是，不仅可以采用上述实施例的工艺方法，即光刻、使用适当的较高电流和离子注入剂量来硬化光刻胶层以及刻蚀的工艺步骤，来实现LER的改善，还可以采用在普通的图案印刷(光刻)步骤和图案转移(刻蚀)步骤中加入其它的离子注入工艺的方式来实现本发明的目的。另外，本发明的实施并不限于浅隔离沟槽和接触孔，只要形成对LER有要求的图案，都在本发明的保护范围内。

图7是根据本发明形成沟槽/接触孔的工艺流程图。执行步骤701，在衬底/前端器件层上形成需要在随后工艺中制作沟槽/接触孔的结构层。执行步骤702，在结构层上形成缓冲层。执行步骤703，在缓冲层表面上形成底部抗反射涂层，在底部抗反射涂层表面涂敷光刻胶，对光刻胶进行曝光显影等工艺，形成具有图案的光刻胶层。执行步骤704，通过离子注入方式以低能、高束流以及高剂量对形成的光刻胶层进行离子注入。执行步骤705，进行刻蚀，在衬底/前端器件层的上面形成沟槽/接触孔，然后以灰化的方式去除离子注入后的光刻胶层。

根据如上所述的实施例制造的具有改善的线条边缘粗糙度的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其它电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

综上所述，仅是本发明较佳的实施例而已，并非对本发明做任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修饰，或修改为等同变化的等同实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种改善半导体工艺中光刻图案线条边缘粗糙度的方法，所述方法包括：

在需要形成图案的半导体层上涂覆光刻胶；

对所述光刻胶曝光显影，以形成带有图案的光刻胶；

对所述带有图案的光刻胶进行离子注入，以形成硬掩膜；

以所述硬掩膜为掩膜对所述半导体层进行刻蚀。

2.根据权利要求1所述的方法，其中所述半导体工艺为形成浅隔离沟槽或接触孔。

3.根据权利要求1所述的方法，其中所述光刻胶层的厚度是1800～2200

4.根据权利要求1所述的方法，其中所述离子注入的能量在10～30KeV范围内。

5.根据权利要求1所述的方法，其中所述离子注入的剂量在1×10¹⁵～1×10¹⁶atom/cm²范围内。

6.根据权利要求1所述的方法，其中所述离子注入的束流量大于10mA。

7.根据权利要求1所述的方法，其中注入离子为重离子。

8.根据权利要求7所述的方法，其中所述重离子为氩离子或砷离子。

9.一种包含通过如权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

10.一种根据权利要求1所述的方法制造的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。