KR101504896B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 바람직한 일 실시예는 반도체 장치를 제조하는 방법이다. 이 제조 방법은 소정의 패턴을 갖는 물질층을 포함하는 워크피스를 제공하고, 하부 및 그 위에 배치된 상부를 포함하는 마스킹 물질을, 워크피스의 물질층 상에 형성하고, 마스킹 물질의 상부를 제1 패턴으로 패터닝하고 첨가 물질을 부가하여, 마스킹 물질의 하부를 패터닝하고,. 마스킹 물질과 첨가 물질을 사용하여 워크피스의 물질층을 패터닝하는 것을 포함한다.
첨가 물질, 재증착 성분, 부산물, 팁-투-팁 거리, 라인 엔드 쇼트닝

Description

반도체 장치 제조 방법{Semiconductor Device Manufacturing Methods}
본 발명은 반도체 장치의 제조에 관한 것으로, 보다 상세하게는 트랜지스터와 다른 피쳐(features)의 제조 방법에 관한 것이다.
반도체 장치는 예를 들어, 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 다른 전자 제품과 같은 다양한 전자 애플리케이션에 사용되고 있다. 일반적으로 반도체 기판 위에 절연층 또는 유전층, 도체층, 및 반도체층을 이루는 물질을 순차적으로 쌓고(deposit), 리소그래피를 사용하여 이러한 다양한 층들을 패터닝하여 반도체 기판 위에 회로 소자들를 형성하여 반도체 장치를 제조한다.
광학적 리소그래피(optical photolithography)는 리소그래피 마스크 또는 레티클(reticle) 상에 형성된 차광 영역과 투광 영역으로 이루어진 패턴을 통해, 빛을 투사(projecting) 또는 투과(transmitting)하는 것을 포함한다. 수년간 반도체 업계에서, 접촉 프린팅(contact printing), 근접 프린팅(proximity printing), 및 투사 프린팅(projection printing)과 같은 광학적 리소그래피 기법들을 사용하여, 집적 회로의 물질층을 패터닝하여 왔다. 광학적 리소그래피는 투사 렌즈 시스템(lens projection systems)과 투과(transmission) 리소그래피 마스크를 사용하여 패터닝한다. 여기서, 리소그래피 마스크를 통과한 빛은 반도체 기판이나 워크피스(workpiece) 상에 형성된 감광 물질층과 충돌한다. 이렇게 패터닝된 감광 물질층은 워크피스의 물질층을 패터닝하기 위한 마스크로서 사용된다.
트랜지스터는 반도체 장치에서 광범위하게 사용되는 소자이다. 예를 들어, 하나의 집적 회로(intergrated circuit : IC)에는 수백만의 트랜지스터가 사용될 수 있다. 반도체 장치의 제조에 흔히 쓰이는 트랜지스터의 타입 중 하나는, 전계 효과 산화물 반도체 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET)이다. 트랜지스터는 일반적으로 채널 영역 상에 형성된 게이트 유전체와, 게이트 유전체 상에 형성된 게이트를 포함한다. 소스 영역과 드레인 영역은 기판이나 워크시트 내에서 채널 영역의 양 측(side) 상에 형성된다.
상보형 MOS(complementary metal oxide seiniconductor : CMOS) 장치는 p 채널 MOS(PMOS) 전계 효과 트랜지스터(FET)와 n 채널 MOS(NMOS) 전계 효과 트랜지스터(FET)를 상보적으로 배열하여 이용하는 장치이다. PMOS FET과 NMOS FET을 같이 사용하는 메모리 장치의 예로서, SRAM(static random access memory) 장치를 들 수 있다. 전형적인 SRAM 장치는 수천 개의 SRAM 셀로 이루어진 어레이들을 포함한다. 여기서 각 SRAM 셀은 예를 들어, 네 개나 여섯 개의 트랜지스터를 가진다. 흔히 사용하는 SRAM 셀은 네 개의 NMOS FET과 이와 서로 연결된 두 개의 PMOS FET를 가지는 6T(six-transistor) SRAM 셀이다.
트랜지스터 제조 공정 상의 한 가지 난관은 트랜지스터 게이트를 패터닝하는 것이다. 예를 들어, 그라운드 룰이 미세화되면서, SRAM 셀에서 게이트 컨덕터 라인 엔드(gate conductor line ends)의 최종적인 팁-투-팁(tip-to-tip : T2T) 거리를 원하는 값까지 줄이는 것이, CMOS 기술에서의 중요한 패터닝 난관 중의 하나가 되었다. 광학적 해상도의 제한과, 식각/재증착 공정에서의 공간 각 의존 변수들(space angle dependent variations)에 의해서, 장치의 각 피쳐가 본래 의도한 형태와 크기를 가지도록 인쇄되지 않을 수 있다. 패터닝된 장치 구조에서 나타나는 라인 엔드 쇼트닝(line end shortening)은, 이에 대응하는 마스크 피쳐의 길이를 보정하여 보상할 수 있지만, 이것은 마스크 상의 형태 상의 제한이나 노광 장비(exposure tool)의 제한된 해상 능력에 의해서 제한될 수 있다.
따라서 이 기술 분야에서 반도체 장치의 트랜지스터 게이트와 다른 피쳐를 패터닝하는 개선된 방법이 요구되고 있다.
이에 본 발명이 해결하고자 하는 과제는, 트랜지스터와 다른 피쳐를 포함하는 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 바람직한 실시예들에 의하면, 전술한 문제점과 다른 문제점들을 일반적으로 해결하거나 이들로부터 벗어날 수 있으며, 일반적으로 기술적인 잇점들이 얻어질 수 있다. 본 발명의 바람직한 실시예들은, 리소그래피 공정과 반응 이온 식각(reactive ion etch : RIE) 공정을 최적화하여, 피쳐들 간의 팁-투-팁 거리를 줄이는 새로운 제조 방법들을 제공한다.
본 발명의 바람직한 일 실시예에 의하면, 반도체 장치의 제조 방법은 소정의 패턴을 갖는 물질층을 포함하는 워크피스를 제공하고, 하부 및 그 위에 배치된 상부를 포함하는 마스킹 물질을, 워크피스의 물질층 상에 형성하고, 마스킹 물질의 상부를 제1 패턴으로 패터닝하고 첨가 물질을 부가하여, 마스킹 물질의 하부를 패터닝하고,. 마스킹 물질과 첨가 물질을 사용하여 워크피스의 물질층을 패터닝하는 것을 포함한다.
본 발명의 바람직한 일 실시예는 본 발명의 실시예들에 의한 특징들과 기술적인 잇점들을 다소 광범위하게 개괄하고 있다. 그 결과 후술할 본 발명의 상세한 설명들이 보다 잘 이해될 수 있을 것이다. 이어서, 본 발명의 실시예들의 그 밖의 특징들과 기술적인 잇점들을 기술하여, 본 발명의 특허 청구 범위들을 뒷받침할 것이다.
본 발명이 속한 기술 분야의 통상의 기술자는 본 명세서에서 제공된 기술 사상과 구체적인 실시예들을 기초로서 쉽게 이용하여서, 본 발명과 동일한 목적을 수행하기 위하여, 이들을 변형하거나, 다른 구조들 또는 공정들을 설계할 수 있음을 이해할 수 있을 것이다. 또한, 본 발명이 속한 기술 분야의 통상의 기술자는 그러 한 등가적인 구조들이 첨부된 특허 청구 범위에서 제시되는 기술 사상과 범주로부터 벗어나지 않음을 인식할 수 있을 것이다.
본 발명과 그 잇점의 보다 완전한 이해를 위하여, 첨부된 도면을 참조하여 설명한다. 다른 도면들에서 동일한 참조 부호와 기호를 사용하였으면, 이들이 다른 부분을 지칭한다는 언급이 없는 한, 일반적으로 동일한 부분을 지칭할 수 있다. 도면은 바람직한 실시예들의 적절한 태양을 명확하게 설명하기 위하여 도시하였으며, 반드시 스케일링하여 도시하지는 않았다.
이하, 본 발명의 바람직한 실시예들의 제조 방법과 용도(using)를 상세히 설명할 것이다. 그런데 본 발명은 광범위한 구체적인 상황들에서 구체화될 수 있는 많은 이용 가능한 기술 사상(inventive concept)들을 제공하고 있음을 이해할 수 있을 것이다. 여기서 설명할 구체적인 실시예들은 단지 본 발명을 제조하고 사용하기 위한 특정한 방법들의 예시에 불과하며, 본 발명의 범주를 제한하지 아니한다.
본 발명이 하나의 구체적인 상황, 곧 SRAM 장치의 트랜지스터 게이트를 패터닝하는 데 있어서의 바람직한 실시예들로서 설명될 것이다. 그러나 본 발명은 반도체 장치의 다른 피쳐들 특히, 반복적인 패턴을 가진 피쳐들로서, 피쳐들의 일단을 제어된 방법으로 함께 위치시키는 것이 요구되는 피쳐들을 패터닝하는 데에도 적용될 수 있다. 본 발명의 실시예들은 예를 들어, 다른 타입의 메모리 장치, 논리 장치(logic devices), 혼성 신호 장치(mixed signal devices), 및 다른 애플리케이션과 같은 다른 반도체 애플리케이션에도 적용될 수 있다.
트랜지스터 게이트들 간의 팁-투-팁 거리를 단축하는 것은 특히, SRAM 장치와 같은 애플리케이션에서 고집적을 달성하기 위한 중요한 과제이다. 몇몇 설계들에서 인접한 게이트들 사이의 작은 피치(예, 길어진 모서리들 간의 피치)와 작은 팁-투-팁 거리(예, 짧은 모서리들 간의 팁-투-팁 거리)가 동시에 요구된다. 그런데, 작은 팁-투-팁 거리들을 인쇄하는 데에는 리소그래피 능력 상의 제한이 존재한다. 예를 들어, 어떤 식각 공정들은 그 자체가 라인 엔드 쇼트닝 효과에 기여한다.
본 발명의 실시예들은 식각으로 인한 라인 엔드 쇼트닝 효과들을 줄이는 방법을 제공한다. 이후 더 설명할 몇몇 방법들과 그들의 조합을 사용하여, 피쳐들의 크기를 다소 크게 만들 수 있고, 그 결과, 피쳐들 간의 공간을 줄일 수 있다. 몇몇 실시예들에서, 감광 물질층 아래에 형성된 반사 방지 코팅(anti-reflective coating : ARC)을 노출시키기 위하여 사용하는 식각 가스를, ARC의 측벽들(sidewalls) 상에 식각-보호 물질(etch-protective material)이 재증착되도록 선택하여, 피쳐들의 크기를 다소 크게 한다. 식각-보호 물질은 물질층 상에 형성된 피쳐들을 다소 크게 만들어서, 피쳐들 간의 공간을 줄일 수 있다. 몇몇 다른 실시예들에서, 포토 레지스트를 패터닝하고 반사 방지 코팅을 노출시키기 전에, 폴리머 물질을 부가(introduction)하여서 피쳐들의 크기를 다소 크게 만든다. 폴리머 물질은 패터닝된 감광 물질 측벽들에 도포되어서, 반사 방지 코팅에 형성된 패턴들과 패터닝된 물질층을 다소 크게 만들어서, 역시 피쳐들 간의 공간을 줄일 수 있다.
도 1 내지 도 7을 참조하여, 본 발명의 바람직한 제1 실시예를 설명한다. 제1 실시예는, 반사 방지 코팅을 노출시키기 위해서 사용하는 식각 물질을 식각 공정 동안 재증착 성분이 생기도록 선택한다. 먼저, 도 1은 리소그래피 마스크(101)를 위에서 본 도면이다. 리소그래피 마스크(101)는 실질적으로 투과하는 물질(103)에 덧대지거나 커플된 실질적으로 차단하는 물질(105)로 이루어진 브라이트 필드 바이너리 마스크(Brightfield Binary Mask : BBM)를 포함한다. 실질적으로 차단하는 물질(105)은 바람직하게는 크롬(chromium)이나 다른 차단 물질과 같은 빛이나 에너지를 차단하는 물질을 포함한다. 실질적으로 투과하는 물질(103)는 바람직하게는 석영이나 유리와 같은 물질을 포함한다. 다만, 이와 달리, 다른 물질들이 사용될 수도 있다. 또한, 리소그래피 마스크(101)는 도시하지는 않았지만, 예를 들어, 얼터네이팅 상 변이 마스크, 감쇠(attenuating) 마스크, 다크 필드(dark field) 마스크, 또는 다른 타입의 마스크들을 포함할 수 있다.
본 발명의 바람직한 일 실시예에서, 리소그래피 마스크(101)의 차단 물질(105)은 차단 물질(105) 상에 형성되고, 복수의 트랜지스터 게이트들을 형성하기 위한 패턴을 포함한다. 패턴은 바람직하게는 차단 물질(105)에 형성된 복수의 차단 피쳐들을 포함한다. 차단 물질(105)로 이루어진 피쳐용 패턴들은 바람직하게는 도 1에 도시된 바와 같이, 복수의 행들과 열들로 배열된다. 피쳐용 패턴들은 차단 피쳐들로서, 복수의 둥근 모서리들을 가진 실질적으로 직사각 형태들을 포함할 수 있다. 이와 달리, 피쳐용 패턴들은 복수의 정사각형, 원형, 타원형, 삼각형, 직사각형, 다각형, 또는 사다리꼴형의 피쳐들과 같은 다른 형태들을 포함할 수 있다. 이와 달리, 차단 물질(105)의 피쳐용 패턴들은 예를 들어, 다른 형태들을 또한 포함할 수 있다. 피쳐용 패턴들의 행들과 열들은 예를 들어, 도시한 바와 같이, 행들과 열들이 짝을 지어 교대되면서 엇갈리거나(stagger), 도시하지 아니하였으나 하나씩 엇갈릴 수 있다. 이와 달리, 피쳐용 패턴들의 행들과 열들은 하나씩 또는 짝을 지어(도 8 참조) 정렬될 수 있다. 패턴 피쳐들은 또한, 예를 들어, 다른 배치들(configurations)로 배열될 수 있다.
어떤 실시예들에서, 피쳐용 패턴들은 바람직하게는 적어도 하나의 일측(side)을 따라서, 제조 공정이 사용될 리소그래피 시스템의 최소 피쳐 크기를 포함하는 폭(예, 치수 d1)을 포함한다. 그리고, 피쳐용 패턴들은 예를 들어, 동일한 최소 피쳐 크기만큼 이격될 수 있다. 이와 달리, 폭(d1)과 이격 거리들(spaces)은 또한 최소 피쳐 크기보다 큰 치수들을 포함할 수 있다. 차단 물질(105)에서 피쳐용 패턴들은 치수 d2로 표현된 길이를 포함한다. 차단 물질(105)에서 피쳐용 패턴들의 세로 방향의 일단들은 인접한 피쳐용 패턴들로부터 치수 d3로 표현된 팁-투-팁만큼 이격된다. 반도체 장치 상의 피쳐들과 대응하는 피쳐용 패턴들은, 노광 장비의 예를 들어 일반적으로 4인 역 배율(demagnification factor) 또는 감소 계수(reduction factor)가 곱해진 후에(물론, 다른 감소 계수들 또는 1:1의 비율들을 가지는 노광 장비들이 사용될 수도 있다.), 예를 들어, 어떤 애플리캐이션들에서 약 100 nm 이하인 폭(또는 치수 d1)과, 약 500 nm 이하인 길이(또는 치수 d2)와, 약 150 nm 이하인 팁-투-팁 거리(또는 치수 d3)를 포함할 수 있다. 물론, 마스크(101)의 차단 물질(105)에서 피쳐용 패턴들은 다른 치수들을 또한 포함할 수 있다.
리소그래피 마스크(101)의 차단 물질(105)에서 피쳐용 패턴들은 또한 그들의 길이나 일단들을 따라서, 예를 들어, 리소그래피 공정에서의 광 근접 효과 보정(optical proximity correction : OPC)을 위한 작은 돌출들(미도시)이나 세리프들(serifs, 미도시)을 포함할 수 있음을 유의해야 한다. OPC 구조들은 식각 공정 동안 물질층 상에 인쇄되지 아니하고, 리소그래피 공정과 시스템에서 회절 현상들(diffraction effects)을 적어도 부분적으로 보상해준다.
도 2 내지 도 6은 본 발명의 바람직한 일 실시예에 따른 도 1의 리소그래피 마스크(101)를 사용하여, 복수의 트랜지스터 게이트들을 패터닝하는 방법을 나타내는 단면도들이다. 여기서, 라인 엔드 쇼트닝의 크기를 조절하기 위해서 반사 방지 코팅 오픈 식각 공정을 최적화한다. 도 2는 예를 들어, 도 1의 절단선 II-II'에서, 리소그래피 마스크(101)를 사용하여 패터닝된 반도체 장치(100)의 단면도를 나타낸다.
도 1의 리소그래피 마스크(101)를 사용하여, 반도체 장치(100)를 제조하기 위해서, 먼저, 워크피스(102)를 제공한다. 워크피스(102)는 예를 들어, 실리콘이나 다른 반도체 물질들을 포함하고, 절연층에 의해서 덮혀지는 반도체 기판을 포함할 수 있다. 도시하지는 않았으나, 워크피스(102)는 또한, 다른 능동 소자들 또는 능동 회로들(active components or circuits)을 포함할 수 있다. 워크피스(102)는 예를 들어, 단결정 실리콘 위에 산화 규소를 포함할 수 있다. 워크피스(102)는 다른 도전층들 또는 예를 들어, 트랜지스터들, 다이오드들과 같은 다른 반도체 소자들을 포함할 수 있다. 실리콘을 대신하여 예를 들어, GaAs, InP, Si/Ge, 또는 SiC와 같은 화합물 반도체들이 사용될 수 있다. 워크피스(102)는 예를 들어, SOI(silicon- on-insulator)기판을 포함할 수 있다.
워크피스(102) 상에 패터닝될 물질층(104/106)을 형성한다. 물질층(104/106)은 예를 들어, 워크피스(102) 상에 형성된 게이트 절연 물질(104)과, 게이트 절연 물질(104) 상에 형성된 게이트 물질(106)을 포함할 수 있다. 물론 이와 달리, 물질층(104/106)은 다른 물질들을 포함할 수 있다. 게이트 절연 물질(104)은 예를 들어, 산화 규소, 질화 규소, 고 유전 상수(k) 물질, 또는 이들의 조합으로 이루어거나 이들로 이루어진 다중층과 같은 절연 물질을 포함할 수 있다. 게이트 절연 물질(104)은 예를 들어, 약 300 Å 이하의 두께를 포함할 수 있다. 게이트 물질(106)은 예를 들어, 폴리 실리콘과 같은 반도체 물질이나, 금속과 같은 도체 또는 이들의 조합으로 이루어지거나, 이들로 이루어진 다중층을 포함할 수 있다. 게이트 물질(106)은 예를 들어, 약 2000 Å 이하의 두께를 포함할 수 있다. 이와 달리, 게이트 절연 물질(104)과 게이트 물질(106)은 다른 물질들과 다른 치수들을 포함할 수 있다. 물질층(104/106)은 또한 예를 들어, 게이트 물질(106) 상에 형성된 선택적인 하드 마스크(미도시)를 포함할 수 있다. 물질층(104/106)은 다른 예로서, 물질층(104/106)의 최상부 상에 근접하게 형성되고, 이후 식각 공정에서 마스크로 사용되는 질화물층(미도시)을 포함할 수 있다.
도 2에 도시된 바와 같이, 패터닝될 물질층(104/106) 상에 마스킹 물질(110/114)을 형성한다. 마스킹 물질(110/114)은 바람직하게는 물질층(104/106) 상에 형성된 반사 방지 코팅(110)과, 반사 방지 코팅(110) 상에 형성된 감광 물질층(114)을 포함한다. 반사 방지 코팅(110)은 이하, 마스킹 물질(110/114)의 하 부(110)으로서도 지칭될 것이다. 반사 방지 코팅(110)은 예를 들어, 유기 물질을 포함할 수 있으며, 이와 달리, 다른 물질들이 사용될 수도 있다. 마스킹 물질(110/114)은 또한, 실시예들에서, 반사 방지 코팅(110) 아래에 형성된 유기 물질을 포함하는 선택적인 유기 절연층(ODL, 미도시)을 포함할 수 있다. 감광 물질층(114)은 이하 포토레지스트층(114)으로서도 지칭될 것이며, 또한, 예를 들어, 마스킹 물질(110/114)의 상부(114)로서도 지칭될 것이다.
마스킹 물질(110/114)의 상부(114)는 도 1의 리소그래피 마스크(101)를 사용하여, 114a로 도시된 것과 같은 제1 패턴에 의해서 패터닝된다. 제1 패턴은 예를 들어, 리소그래피 마스크(예, 마스크(101)에 OPC 구조들을 부가하기 전의 리소그래피 마스크)의 차단 물질(105)의 패턴과 실질적으로 동일한 형태를 포함한다. 제1 패턴은 예를 들어, 몇몇 실시예들에서, 리소그래피 마스크(101)가 가진 패턴 피쳐들의 라인 쇼트닝을 나타낼 수 있다. 마스킹 물질(110/114)은 마스크(101)를 통과하거나 마스크(101)로부터 반사되는 빛이나 에너지에 노출되어서, 마스크(101)에 의해 보호되지 않은 포토레지스트층(114)의 부분들은 노출되고, 포토레지스트층(114)의 노출되지 않은 부분들(114a)은 빛에 노출되지 않는다. 이 후, 포토 레지스트층(114)이 현상되고, 포토레지스트층(114)의 노출된 부분들은 도 3에 도시된 것처럼, 식각되어 제거된다.
이어서, 도 3에 도시된 것처럼, 식각 공정(116)을 사용하여, 첨가 물질을 부가하고, 마스킹 물질(110/114)의 하부(110), 예를 들어, 반사 방지 코팅(110)을 패터닝하거나, 오픈한다. 이 실시예에서, 부가되는 첨가 물질(117)은 마스킹 물질의 하부(110)를 패터닝하기 위한 식각 공정(116)의 부산물(by-product)을 포함한다. 식각 공정(116)은 바람직하게는 반응 이온 식각(RIE) 공정을 포함한다. 반응 이온 식각 공정은 바람직하게는 예를 들어, 반사 방지 코팅(110)을 식각하면서 반사 방지 코팅(110)의 측벽들 상에 재증착 성분(117)(예, 첨가 물질(117)로서도 지칭되는)을 재증착하거나, 덧대거나, 또는 형성하는 것을 포함한다. 도 4는 반사 방지 코팅(110)에 대한 상기 식각 공정(116)이 완료된 반도체 장치(100)를 나타낸다.
재증착 성분(117)은 치수 d4가 약 20 nm 이하인 폴리머 물질과 같은 물질을 포함할 수 있다. 예를 들어, 재증착 성분(117)은 바람직하게는 폴리머를 포함할 수 있고, C-F-0-Si를 포함하거나, C, F, 0, Si를 포함하는 물질, 또는 이들의 조합들을 포함할 수 있다. 이와 달리, 재증착 성분(117)은 또한 다른 치수들이나 다른 물질들을 포함할 수 있다. 재증착 성분(117)은 바람직하게는 예를 들어, 이후 물질층(104/106)을 패터닝하는데 사용되는 식각 물질에 견딜 수 있는 물질을 포함할 수 있다.
본 발명의 실시예들에서, 식각 공정(116)은 바람직하게는 재증착 성분(117)이 원하는 물질 타입과 두께를 가질 수 있도록 선택될 수 있다. 예를 들어, 바람직한 일 실시예에서, 식각 공정(116)을 위한 식각 가스로서, 순수한 불산화탄소(carbon fluorine oxygen)(CF4/02) 식각 가스를 사용할 수 있다. 다른 예를 들어, 바람직한 다른 실시예에서, CF4/CH2F2/O2를 식각 공정(116)에 사용할 도 있다. 이와 달리, 다른 불산화탄소 식각 가스 또는 다른 식각 가스들을 식각 공정(116)에 사용할 수도 있다.
이어서, 포토레지스트층(114), 첨가 물질(117), 선택적인 ODL(존재하는 경우), 및 반사 방지 코팅(110)을 마스크로 사용하여, 물질층(104/106)을 패터닝한다. 이 때, 물질층(104/106)의 노출된 부분들은 식각되어 제거된다. 물질층(104/106)를 패터닝하는 식각 공정 동안, 도 5에 도시된 것처럼, 포토레지스트층(114)의 일부 또는 전부가 소모되거나 제거된다. 남겨진 반사 방지 코팅(110)과 포토레지스트(114)는 이후 제거된다.
물질층(104/106)에 형성된 패턴은 제2 패턴을 포함한다. 제2 패턴은 포토레지스트층(114)의 제1 패턴보다 크다. 제2 패턴은 예를 들어, 제2 패턴을 제1 패턴보다 다소 크게 만드는 확장부(enlargement)를 포함할 수 있다. 제1 패턴보다 더 커진 제2 패턴은 예를 들어, 제2 패턴을 제1 패턴보다 다소 크게 만드는 확장부를 포함하여, 포토레지스트층(114)에 마스크(101) 패턴을 전사하는 동안 라인 쇼트닝을 보상할 수 있다. 또는, 다른 예를 들어, 도 6에 도시된 것처럼, 의도적으로 제2 패턴을 제1 패턴보다 다소 크게 하여서, 물질층(104/106)에서 인접한 피쳐들 사이의 팁-투-팁 거리(d8)를 줄일 수 있다.
도 4 및 도 5에서 치수 d5로 도시된 반사 방지 코팅(110)의 폭이, 첨가 물질 또는 재증착 성분(117)의 폭 또는 치수 d4만큼 증가되었으므로, 물질층(104/106)에 형성된 피쳐들의 폭도, 도 5에 도시된 것과 같은 폭 또는 치수 d5를 포함할 수 있다. 물질층(104/106) 에 형성된 피쳐들이 가진 폭들(치수 d5)은 도 1의 리소그래피 마스크의 피쳐용 패턴들의 폭들(치수 dl)보다 예를 들어, 양 측에서 각각 d4만큼 다소 크다.
물질층(104/106)은 도시된 것과 같은 두 개의 물질층들(104, 106)이 아니라, 단일한 물질층으로 이루어질 수 있음을 유의해야 한다. 나아가, 도시하지는 아니하였으나, 여기서 설명한 방법들을 사용하되, 게이트 절연 물질(104)은 패터닝하지 않은 채로 남겨두고, 게이트 물질(106)만을 패터닝할 수 있다. 이들 실시예에서, 게이트 절연 물질(104)은 예를 들어, 이후 제조 공정 단계에서 패터닝할 수 있다.
도 6은 도 5에 도시된 반도체 장치(100)를 90도만큼 회전한 단면도이다. 도 7은 도 1의 리소그래피 마스크(101)와 도 2 내지 도 6에 도시된 방법을 사용하여 패터닝한 반도체 장치를 위에서 본 도면이다. 도 6 및 도 7에서 물질층(104/106)에 형성되고, 치수 d7의 길이들을 가진 피쳐들이 도시된다. 피쳐들의 길이들(치수 d7)은 도 1의 리소 그래피 마스크의 피쳐용 패턴들의 길이들(치수 d2)보다 예를 들어, 양 측에서 각각 d6만큼 다소 크다. 도 6 및 도 7에서는 또한, 쉘로우 트렌치 절연(shallow trench isolation : STI) 또는 다른 타입의 절연 구조들을 포함할 수 있는 절연 영역들(118)이 그 일부만이(in phantom) 보여지고 있음을 유의해야 한다. 예를 들어, 트랜지스터 게이트들(예를 들어, 게이트 물질(106)에 형성된 피쳐들), 절연 영역들(118), 및/또는 액티브 영역들의 오버랩된 양은 반도체 장치(100) 설계에 있어서 임계 치수(critical dimension : CD)가 될 수 있는데, 본 발명의 실시예들에 따르면 트랜지스터 게이트들과 그 아래의 구조들과의 이러한 오버랩을 늘릴 수 있고, 패터닝된 피쳐들에서의 라인 쇼트닝 효과를 줄일 수 있다.
이롭게도, 물질층(104/106)에 형성된 피쳐들은 도 6에 도시된 것처럼, 감소된 거리(amount) 또는 팁-투-팁 치수 d8만큼 이격하여 배치된다. 식각 공정(116)에 서의 신규한(novel) 재증착 성분 또는 첨가 물질(117)에 의해서, 피쳐들의 일단들이 치수 d6(도 5 참조)만큼 연장되었으므로, 예를 들어, 트랜지스터 게이트들(106)이 더 조밀한 배열을 형성하면서, 마스크(101) 상의 패턴이 가진 팁-투-팁 치수 d3와 비교하여, 팁-투-팁 치수 d8가 감소된다.
실험적인 결과들은 리소그래피 마스크(101)의 피쳐용 패턴들의 형태와, 물질층(104/106)을 패터닝하는데 사용되는 식각 공정의 본질 상, 피쳐들의 좁은 부분들(폭, d5)은 그 크기에 있어서, 피쳐들의 긴 부분들(길이, d7)이 증가된 만큼 증가되지 않는 경향을 가질 수 있음을 보여준다. 본 발명의 이 실시예에 따르면, 이롭게도 예를 들어, 피쳐들의 길이 d7이 증가된 양인 치수 d6가, 폭 d5가 증가된 양인 치수 d4보다 더 클 수 있다.
표 1은 두 SRAM 셀들, 곧 SRAM 셀 A와 SRAM 셀 B에 대하여, 본 발명의 제1 실시예에 따른 두 개의 식각 공정들을 사용하여, 반사 방지 코팅(110) 오픈 식각 공정을 최적화 한 후의 실험적인 결과들을 보여준다. 이러한 제조 방법은 다량의 레버러지(high amount of leverage)를 제공하여, 식각으로 감소되는 라인 엔드 쇼트닝을 최소화할 수 있다. 예를 들어, 표 1은 ARC(110) 오픈 식각 가스(예, 식각 공정(116)에 사용되는)의 기능으로서의, 폴리실리콘 게이트들의 라인 폭과 팁-투-팁 거리의 변화를 보여준다.
현상 CD 공정 A의
최종적인 CD		 공정 B의
최종적인 CD
SRAM 셀 A
SRAM NFET 107.5 92.1 75.9
SRAM PFET 106.4 95.1 80.1
팁-투-팁 105.9 174.7 140.6
라인 엔드 풀 백 비
(LEPBR)		 4.5 1.1
SRAM 셀 B
SRAM NFET 114.7 96.2 78.4
SRAM PFET 107.1 97.1 82.3
팁-투-팁 89.5 161.5 130.2
LEPBR 3.9 1.1
표 1은 ARC 오픈 식각 공정(116)에 사용되는 두 다른 식각 가스에 대한, 라인 엔드 풀-백 비(line end pull-back ratio : LEPBR), 예를 들어, 최종적인 라인 엔드 풀-백과, 측면 임계 치수(lateral CD) 감소/일단(edge)의 비를 보여준다. 여기서 공정 A는CHF3/HBr/He/02를 포함하고, 공정 B는 CF4/CH2F2/02를 포함한다. 한 실험에서, 두 공정들로부터 결과되는 팁-투-팁 거리 차이는 약 60 nm의 큰 차이를 보인다.
피쳐들의 라인 엔드들은 식각과 또한 폴리머 재증착에 쉽게 접근될 수 있다. 충돌하는 입자들(species)이 기체 상태로부터 도달할 수 있는, 상대적으로 큰 공간 각(space angle) 때문이다. 식각으로 인한 어택과 폴리머 물질(예, 재증착 성분(117)의 형성이라는 경합하는(competing) 공정들을 적절하게 조절하면(balancing), 공정 B에서 보여진 것처럼 1에 가까운 LEPBR 값들을 얻을 수 있다. 폴리머 물질 형성을 높이는 식각(high polymerizing etch) 공정들의 사용은 평균 트림(trim) 양(예, 리소그래피 식각(litho-etch) CD 오프셋)을 줄일 수 있고, 그 결과 리소그래피 CD 값(target)을 더 낮은 값들까지 조정할 것이 요구될 수 있으며, 이에 따라 더 높은 해상 능력이 요구될 수 있음을 유의해야 한다.
또한, 피치의 함수로서 식각 바이어스의 변화가 영향 받을 수 있다. 실험들로부터의 식각 바이어스 데이터 결과들은 폴리머 증착의 정도가 변하는 식각 공정들에 대하여, 유사한 쓰루-피치(through-pitch) 거동을 나타낸다. 예를 들어, 피치가 최소 피치로부터 약 400 ~ 500 nm 근방의 피치 범위까지 증가할 때, 식각 바이어스가 계단적으로 감소됨을 확인될 수 있다.
이롭게도, ARC 물질(110) 오픈 식각 공정(116)을 적절하게 선택한 실험적인 결과들에서, 팁-투-팁 거리(예, 도 6 및 도 7에서 치수 d8) 감소를 약 20nm 내지 30nm까지 얻을 수 있다. 또한 이롭게도, 실험적인 결과들은 예를 들어, 여기서 설명되는 제1 실시예를 사용하여, 라인 폭이 증가하는 속도보다 팁-투-팁 치수를 빠르게 줄일 수 있음을 보여준다.
이렇게, 본 발명의 제1 실시예에 따르면, 패터닝된 피쳐들의 크기를 다소 증가시키는 재증착 성분(117)이 생기도록, ARC 물질(110)를 노출시키는 식각 공정(116)을 선택하여서, 패턴들을 다소 크게 만들 수 있다. 이후 더 후술할, 본 발명의 제2 실시예 및 제3 실시예에 따르면, 그 위에 얇은 물질(220(도 10 참조), 및 320(도 18 참조))을 형성하는 부가적인 증착 공정과, 마스킹 물질의 패터닝된 부분의 라이닝(lining)에 의해서, 패턴들을 다소 크게 만들 수 있다.
이하, 도 8 내지 도 13을 참조하여, 본 발명의 제2 실시예를 설명한다. 도 1 내지 도 7에서 설명된 구성 요소들에 대하여 동일한 참조 부호들을 사용하였다. 반복을 피하기 위하여, 도 8 내지 도 13에서 사용되는 각 참조 부호는 여기서 다시 상세히 설명하지 아니한다. 대신, 도 1 내지 도 7에서 설명된 다양한 물질층들과 유사한 물질층들에 대하여, 참조 부호를 x02, x04, x06, xO8, … 로서 바람직하게 사용한다. 여기서 도 1 내지 도 7에서 x=l이고, 도 8 내지 도 13에서 x=2이다.
도 8에 보여진 리소그래피 마스크(201)는 마스크(201)의 차단 물질(205)에 형성되고, 게이트 패턴 짝의 행들과 열들을 포함하는 패턴을 포함한다. 피쳐용 패턴들은 치수 d1의 폭, 치수 d2의 길이, 및 치수 d3의 인접한 일단들 간의 팁-투-팁 거리를 포함한다.
리소그래피 마스크(201)는 도 9에 도시된 것처럼, 반도체 장치(200)의 물질층(204/206) 상에 형성된 마스킹 물질(201/214)의 상부(214)를 패터닝하기 위해서 사용된다. 첨가 물질(220)을 부가하고, 마스킹 물질(210/214)의 하부(210)를 패터닝한다. 이 실시예에서, 첨가 물질(220)은 바람직하게는 도 10에 도시된 것처럼 마스킹 물질의 하부(210)를 패터닝하기 전에 마스킹 물질의 상부 위와 마스킹 물질의 하부 상에 형성한 폴리머 물질을 포함한다. 폴리머 물질(220)은 바람직하게는 균일하게 형성되어서, 도시한 바와 같이, 반사 방지 코팅(210)의 모든 노출된 영역들과 패터닝된 감광 물질(214)을 균일하게 덮는다.
폴리머 물질(220)은 바람직하게는 예를 들어, 반사 방지 코팅 물질(210)을 노출시키거나 패터닝하는데 사용되는 식각 공정에 견디는 물질을 포함한다. 반사 방지 코팅(210)을 식각하는 공정은 바람직하게는 이방성이어서, 도 11에 도시된 것처럼, 폴리머 물질(220)의 일부가 감광 물질(214)의 측벽들 상에 남겨지도록 한다. 폴리머 물질(220)은 바람직하게는 몇몇 실시예들에서, 약 20 nm 이하의 두께를 포함한다. 물론 이와 달리, 폴리머 물질(220)은 다른 치수들을 포함할 수 있다. 폴리머 물질(220)은 바람직하게는 예를 들어, C-F-0-Si, 또는 C, F, 0, Si나 이들의 조합들을 포함하는 물질을 포함한다. 물론 이와 달리, 다른 물질들이 사용될 수도 있다.
폴리머 물질(220)은 반도체 장치(200)가 처리되는 식각 챔버 내에, 작은 바이어스 전력, 예를 들어, 약 20 내지 50 W(Watt)를 가하고, C4F8, CxHyFz, 다른 C-F를 베이스로 하는 가스들, 또는 다른 가스들을 공급하여서 형성될 수 있다. 물론 다른 레벨을 가진 바이어스 전력이 사용될 수도 있다. 그리고, 예를 들어, 플라즈마 소스(plasma source)를 발생시켜서, 폴리머 물질(220)을 형성할 수도 있다. 이와 달리, 폴리머 물질(220)은 예를 들어, 증착이나 성장법들을 사용해서 형성할 수도 있다.
마스킹 물질(210/214)과 감광 물질(214)의 측벽들 상의 폴리머 물질(220)은 도 12에 도시된 것처럼, 물질층(204/206)의 일부들을 식각하여 제거하기 위한 마스크로서 사용된다. 마스킹 물질(210/214)과 폴리머 물질(220)은 이후 제거된다. 물질층(204/206)의 식각 공정은 바람직하게는 이방성, 방향성(directional) 식각 공정을 포함하여서, 아래의 물질층(204/206)을 패터닝하는 동안, 폴리머 물질(220)의 일부를 감광 물질(214)의 측벽들 상에 남겨 두어서, 모든 측면(side)에서 물질층(204/206)의 패턴을 폴리머 물질(220)의 두께만큼 증가시킨다. 물질층(204/206)의 패턴은 도 12에 도시된 단면도에서 치수 dl0의 폭을 포함한다. 여기서, 치수 dl0은 마스킹 물질의 상부(214)의 폭보다 예를 들어, 폴리머 물질(220)의 두께 d9의 약 2 배만큼 크다.
도 13은 도 8 내지 도 12에서 도시된 방법을 사용하여 패터닝한 반도체 장치(200)를 위에서 본 도면으로서, 패터닝된 게이트 물질(206)을 설명하는 도면이다. 패터닝된 게이트 물질(206)은 도 8에 도시된 마스크(201)의 피쳐용 패턴 길이(치수 d2)와 비교하여서, 연장되거나 길어진 길이(치수 d11)를 가진다. 도 8에 도시된 마스크(201)의 피쳐용 패턴 길이(치수 d2)는 예를 들어, 1: 1 마스크와 노광 장비가 사용되지 않는다면, 감소 계수로 나누어진다. 패터닝된 게이트 물질(206)은 마스크(201)의 피쳐용 패턴의 팁-투-팁 거리(치수 d3)와 비교하여, 감소 계수로 나눠진 작아진 또는 단축된 팁-투-팁 거리(치수 d12)를 가진다. 패터닝된 게이트 물질(206)은 또한 마스크(201)의 피쳐용 패턴의 폭(치수 d1)과 비교하여, 연장되거나 커진 폭(치수 d13)을 포함한다. 식각 공정 동안 감광 물질(214)의 측벽들 상에 폴리머 물질(220)이 존재하기 때문이다.
이렇게, 본 발명의 제2 실시예는 라인 엔드 쇼트닝을 감소시키고, 물질층(206) 상에 형성된 피쳐들 간의 팁-투-팁 거리를 감소시키는 다른 방법을 제공한다. 나아가, 제2 실시예는 제1 실시예와 결합될 수 있다. 예를 들어, 폴리머 물질(220)이 패터닝된 포토레지스트층(214) 상에 증착될 수 있다. 그리고, 제1 실시예에서 사용될 수 있었던 식각 공정(116) 이 사용될 수 있다, 식각 공정(116)은 반사 방지 코팅(210)을 식각하는 동안 반사 방지 코팅(210)의 측벽들 상에 재증착 성분(117)을 형성할 수 있고, 나아가 물질층(204/206)에 형성된 피쳐들을 크게 할 수 있다.
제2 실시예에서, 마스킹 물질(210/214)에는 선택적인 ODL가 포함될 수 있다. 예를 들어, 마스킹 물질(210/214)이 3층 포토레지스트를 포함한다면, 도시하지 않았으나, 예를 들어, 반사 방지 코팅(210) 아래에 ODL가 형성될 수 있다.
이하, 도 14 내지 도 21을 참조하여, 본 발명의 제3 실시예를 설명한다. 다시 한번, 도 1 내지 도 7 및 도 8 내지 도 13에서 설명된 구성 요소들에 대하여 동일한 참조 부호들을 사용되었다. 그리고 반복을 피하기 위하여, 도 14 내지 도 21에서 보여지는 각 참조 부호는 여기서 다시 상세히 설명하지 아니한다.
이 실시예에서, 두 단계의 식각 공정을 사용하여, 물질층(306)을 패터닝한다. 여기서, 두 개의 리소그래피 마스크들과 두 개의 마스킹 물질층들을 사용한다. 도 14 및 도 15는 본 발명의 제3 실시예에 따른 리소그래피 마스크들(301a, 301b)을 위에서 본 도면들이다. 도 14는 제1 리소그래피 마스크(301a)를 나타내고, 도 15는 제2 리소그래피 마스크(301b)를 나타낸다. 제1 리소그래피 마스크(301a)는 게이트 전극들의 길이 부분들용 패턴(305a)을 포함할 수 있다. 패턴(305a)은 예를 들어, 게이트들의 길이들이 아닌 폭(치수 d14)을 정의한다. 제2 리소그래피 마스크(301b)는 게이트들의 길이(치수 d15) 예를 들어, 게이트들의 길이 방향 일단들을 정의하는데 적합한 커터 마스크(cutter mask)를 포함할 수 있다.
리소그래피 마스크들(301a, 301b)의 패턴들은 예를 들어, 몇몇 실시예들에서, 바람직하게는 포지티브 패턴들을 포함할 수 있다. 여기서, 차단 물질의 패턴들(305a, 305b)은 차단 물질의 패턴들(305a, 305b)의 교차점에서, 두 단계의 식각 공정 후에 게이트 물질(306)이 여전히 남아있는 영역들을 나타낸다. 이와 달리, 패턴들은 네거티브 패턴들(미도시)을 포함할 수 있다.
다시, 트랜지스터의 폭을 정의하는 마스크(301a) 상의 패턴들(305a)이 가진 폭들은 치수 d14를 포함할 수 있다. 트랜지스터 게이트들의 일단들 예를 들어, 게이트들의 길이를 정의하는 커터 마스크(301b) 상의 차단 물질(305b)의 패턴들이 가진 폭들은 치수 d15을 포함할 수 있다. 게이트 길이들의 라인 엔드들 사이에, 마스크(305b) 상의 팁-투-팁 거리들(spacings)은 치수 d16를 포함한다.
도 16 내지 도 18는 본 발명의 바람직한 실시예에 따른 도 14 및 도 15의 리소그래피 마스크들(301a, 301b)을 사용하여 복수의 게이트들을 패터닝하는 방법을 나타내는 사시도들이다. 도 16은 도 14의 제1 리소그래피 마스크(301a)를 사용하여 제1 마스킹 물질(310a/314a)를 패터닝하고, 제1 마스킹 물질(310a/314a)을 사용하여 게이트 물질(306)과 게이트 절연 물질(304)을 패터닝하여, 게이트들(306)의 폭들을 정의한 후의, 제1 마스킹 물질(310a/314a)을 나타낸다. 여기서, 제1 마스킹 물질(310a/314a)은 게이트 물질(306) 상에 형성된 반사 방지 코팅(310a)과, 반사 방지 코팅(310a) 상에 형성된 감광 물질(314a)을 포함한다.
게이트들(306)의 작은 변들(sides)은 이 기술 분야에서 흔히 "게이트 길이"로 지칭됨을 유의해야 한다. 그런데, 여기서는 설명의 목적상, 게이트들(306)의 작은 변들을 폭들로 지칭한다. 게이트 물질(306)과 게이트 절연 물질(304)의 폭들은 예를 들어, 제1 리소그래피 마스크(301a) 상의 패턴들의 폭들을 감소 계수로 나눈 값과 실질적으로 같은 치수 dl4(또한, 도 21의 치수 d19)를 포함한다.
이어서, 도 17에 사시도로서 도시된 것처럼, 제1 마스킹 물질(310a/314a)을 제거하고, 폭-패터닝된 게이트 물질(306)과 게이트 절연 물질(304) 상에, 제2 마스킹 물질(310b/314b)을 형성한다. 도 15에 도시된 제2 리소그래피 마스크(301b)를 사용하여, 제2 마스킹 물질의 상부(314a)를 패터닝한다.
폴리머 물질(320)은 바람직하게는 도 10 내지 도 12에서 도시된 폴리머 물질(220)과 유사한 물질들과 두께들을 포함한다. 폴리머 물질(320)은 워크피스(302)의 노출된 부분들 상에 증착되거나 형성된다. 폴리머 물질(320)은 사시도인 도 18과 위에서 본 도 19에 도시된 것과 같은, 전술한 제2 실시예와 유사한 제2 마스킹 물질(310b/314b)의 하부를 포함하여서, 패터닝된 제2 마스킹 물질(314b) 상과 제2 반사 방지 코팅(310b)의 노출된 부분들 상에 형성된다. 폴리머 물질(320)은 패터닝된 감광 물질(314b) 상에 도포된다. 그리고 바람직하게는 패터닝된 감광 물질(314b)의 측벽들 상에 폴리머 물질(320)을 남기는 이방성의 식각 공정을 사용하여 반사 방지 코팅(310b)을 노출시킨다.
폴리머 물질(320)은 제2 마스킹 물질(310b/314b)의 패턴들을 치수 d17를 포함하는 길이들까지 크게 한다. 여기서 치수 d17은 예를 들어, 도 15에 도시된 치수 d15를 포함하는 게이트의 길이들을 정의하는 제2 리소그래피 마스크(301b)의 패턴들보다 30% 길다. 게이트 물질(306)과 게이트 절연 물질(304)을 패터닝할 때, 제2 마스킹 물질(3l0b/314b)과 폴리머 물질(320)을 마스크로 사용하여, 도 20에 사시도로 도시되고 도 21에서 탑뷰(top view)로 도시된 구조들을 남긴다. 제2 리소그래피 마스크(301b, 도 15 참조)의 치수 d16과 비교하여, 예를 들어, 실질적으로 폴리머 물질(320) 두께의 2배에 달하는 수치(amount)만큼, 게이트들(306)의 팁-투-팁 거리(d18)가 감소된다.
이렇게, 두 단계의 식각 공정과, 두 개의 리소그래피 마스크들(301a, 301b) 및 두 개의 마스킹 물질들(310a/314a 및 3l0b/314b)을 사용하여, 패터닝될 물질층(304/306)의 수직 및 수평 일단들을 정의하고 패터닝할 수 있다. 여기서, 제2 리소그래피 마스크(310b)를 패터닝하는데 사용되는 마스킹 물질(310b/314b)의 반사 방지 코팅(310b)을 노출시키기 전에, 폴리머 물질(320)을 부가적으로 증착하여서, 게이트들 간의 길이 방향의 거리, 팁-투-팁 거리, 및 라인 엔드 쇼트닝을 줄인다. 이롭게도, 커터 마스크(301b)가 실질적으로 사각형인 패턴을 포함하고 있으므로, 트랜지스터 게이트들(306)의 일단들은 평탄(flat)하거나 사각형의 모서리들(322)를 포함할 수 있고, 이 모서리들(322)은 예를 들어, 어떤 애플리캐이션들에서 잇점이 될 수 있다.
본 발명의 제3 실시예에 따르면, 반도체 장치(300)의 제조 방법은 바람직하게는 도 16에 도시한 워크피스(302)를 제공하고, 게이트 물질(306) 같은 물질층을 형성하는 것을 포함한다. 선택적으로 워크피스(302) 상에 게이트 절연 물질(304)을 형성할 수 있다. 제1 반사 방지 코팅(310a)을 워크피스(302) 상에 형성하고, 제1 감광 물질(314a)을 제1 반사 방지 코팅(310a) 상에 형성한다. 예를 들어, 삼층 레지스트가 사용된다면, 제1 반사 방지 코팅(310a)을이 형성하기 전에, 선택적인 제1 ODL(미도시)을 게이트 물질(306) 상에 형성할 수 있다.
제1 리소그래피 마스크(301a)를 사용하여, 제1 감광 물질(314a)과 제1 반사 방지 코팅(310a)을 노출시킨다. 여기서, 제1 리소그래피 마스크(301a)는 패턴의 제1 부분(305)을 포함한다. 제1 감광 물질(314a)을 현상하여서, 제1 감광 물질(314a)에서 패턴의 제1 부분(305a)을 형성한다. 이 방법은 제1 감광 물질(314a) 및/또는 제1 반사 방지 코팅(310a)을 마스크로 사용하는 것을 포함하여서, 도 16에 도시된 것과 같은 물질층(306)에 형성된 패턴의 제1 부분(305a)을 형성할 수 있다.
제1 감광 물질(314a)과 제1 반사 방지 코팅(310a)을 제거하고, 도 17에 도시된 것처럼, 패터닝된 물질층(306)과 워크피스(302)의 노출된 부분들 상에, 제2 반사 방지 코팅(310b)을 형성한다. 제2 감광 물질(314b)을 제2 반사 방지 코팅(310b) 상에 형성한다. 예를 들어, 삼층 레지스트가 사용된다면, 제2 반사 방지 코팅(310b)을 형성하기 전에, 선택적인 제2 ODL(미도시)을 게이트 물질(306) 상에 형성할 수 있다.
패턴의 제2 부분(305b)을 포함하는 제2 리소그래피 마스크(301b)를 사용하여, 제2 감광 물질(314b)을 노출한다. 여기서, 패턴의 제2 부분(305b)은 패턴의 제1 부분(305a)과 어떤 영역들에서 교차하되, 제1 리소그래피 마스크의 패턴의 제1 부분(305a)과 다른 패턴을 포함한다. 또한 도 17에 도시된 것처럼, 제2 감광 물질(314b)을 현상하여서, 제2 감광 물질(314b)에서 패턴의 제2 부분(305b)을 형성한다.
도 18에 도시된 것처럼, 폴리머 물질(320)을 패터닝된 제2 감광 물질(314b) 상과 제2 반사 방지 코팅(310b)의 노출된 부분들 상에 형성한다. 폴리머 물질(320)과 패터닝된 제2 감광 물질(314b)을 마스크로 사용하고, 방향성, 이방성의 식각 공정을 사용하여, 제2 반사 방지 코팅(310b)의 부분들을 식각한다. 이어서, 폴리머 물질(320)과 패터닝된 제2 감광 물질(314b) 및/또는 패터닝된 제2 반사 방지 코팅(310b)을 마스크로 사용하여, 패턴의 제2 부분(305b)를 크게 하면서 워크피스(302)의 물질층(306)을 패터닝한다.
전술한 제1 실시예가 제3 실시예와 조합될 수 있다. 예를 들어, 이방성 식각 공정 및 폴리머 물질(320)과 제2 감광 물질(314b)을 사용하여 제2 반사 방지 코팅(310b)을 식각할 수 있다. 여기서 폴리머 물질(320)과 제2 감광 물질(314b)은 재증착 성분(도 1 내지 도 7의 117 참조)을 포함할 수 있고, 재증착 성분은 식각 공정 동안 제2 반사 방지 코팅(310b)의 측벽들 상에 형성된다. 이 실시예에서 물질층(306)을 패터닝하는 것은 패터닝 동안 재증착 성분(117)을 마스크로 사용하는 것을 더 포함할 수 있다. 재증착 성분(117)은 이 실시예에서, 제2 리소그래피 마스크(301b)로부터 물질층에 전사된 패턴의 제2 부분(305b)을 더 크게 할 수 있다. 또한, 이롭게도 라인 엔드 쇼트닝을 더 단축할 수 있고, 트랜지스터 게이트 일단 들 간의 팁-투-팁 거리를 줄일 수 있다.
나아가, 제3 실시예에서, 식각 동안 경사진 프로파일(tapered profile)을 의도적으로 첨가할 수 있고, 그 결과 이롭게도 패턴의 제2 부분(305b)을 패터닝하고, 나아가 게이트 라인(예를 들어, 도 21의 폭이나 치수 d19) 프로파일에 영향을 주지 않으면서 팁-투-팁 거리(d18)를 줄일 수 있다. 게이트 길이들을 식각하는 동안 게이트들(306)의 폭들이 보호되기 때문이다. 경사진 프로파일은 예를 들어, 게이트 물질(306)의 마지막 식각 공정 동안 첨가될 수 있다. 이들 실시예에서, 게이트들(306)의 라인 엔드들은 워크피스(302)의 바로 바닥에서보다 최상부에서 좁을 수 있다. 그 결과, 예를 들어, 도시하지는 않았지만, 게이트들(306)의 바닥에서 게이트 길이가 늘어나서, 팁-투-팁 거리가 감소될 수 있다.
제3 실시예에서, 마스크들(301a, 301b)의 순서는 반대일 수 있다. 곧, 제2 리소그래피 마스크(301b)를 먼저 사용하여, 반도체 장치(300)가 라인 엔드를 정의하는 패턴들(305b)을 가지도록 패터닝하고, 폴리머 물질(320)을 사용하여 패턴들(305b)을 크게 한다. 그리고, 제1 리소그래피 마스크(310a)를 사용하여, 반도체 장치(300)가 게이트 폭을 정의하는 패턴들(305a)를 가지도록 패터닝할 수 있다.
여기서, 본 발명의 실시예들을 포지티브 포토레지스트를 사용하는 애플리캐이션들에 대하여 설명하였다. 여기서, 패턴들이 포토레지스트에 전사되고, 또한, 물질층은 리소그래피 마스크 상에 동일한 패턴들을 포함한다. 본 발명의 실시예들은 예를 들어, 네거티브 포토레지스트가 사용되는 애플리캐이션들에서도 적용될 수 있다. 여기서, 패턴들은 포토레지스트에 전사되고, 또한, 물질층은 리소그래피 마스크 상에 상기 패턴들과 반대되는 상을 포함한다.
여기서 설명된 새로운 리소그래피 방법들과 반도체 장치(100, 200, 300) 제조 방법들은 예를 들어, 메모리 장치들, 논리 장치들을 포함하는 많은 타입들의 반도체 장치들(100, 200, 300)을 제조하는 데 사용될 수 있다. 물론 여기서 설명된 본 발명의 새로운 실시예들을 사용하여, 새로운 다른 타입들의 반도체 장치들(100, 200, 300), 집적 회로들, 및 전자 회로(circuitry)를 제조할 수도 있다. 본 발명의 실시예들은 예를 들어, 248 nm 또는 193 nm의 파장들의 빛을 사용하는 리소그래피 시스템들에서 적용될 수 있다. 물론 이와 달리, 빛의 다른 파장들이 사용될 수도 있다.
여기서 설명된 리소그래피 마스크들(101, 201, 301a and 301b)은 예를 들어, 바이너리 마스크들(binary masks), 상-변이 마스크들, 감쇠 마스크들, 다크 필드(dark field) 마스크들, 브라이트 필드(bright field) 마스크들, 투과형(transmissive) 마스크들, 반사형(reflective) 마스크들, 또는 다른 타입들의 마스크들을 포함할 수 있다.
본 발명의 실시예들의 잇점들은 라인 엔드 쇼트닝을 줄이고, 팁-투-팁 거리(예, 길어진 피쳐들 간의 이격 거리)를 줄이는 수 개의 방법들을 제공하는 것을 포함한다. 여기서, 설명된 새로운 방법들을 사용하여, 이롭게도 리소그래피 마스크 상의 패턴들보다 조밀한 피쳐들을 제조할 수 있다. 몇몇 실시예들은 재증착 성분(117)을 사용하고, 제조 공정을 거의 변화하지 않으면서 수행할 수 있는 식각 공정을 사용하는 것을 포함한다. 몇몇 다른 실시예들은 부가적인 증착 단계(예, 폴리머 물질들(220, 320))과, 이방성 식각 공정을 사용하여, 반사 방지 코팅(210, 310b)을 노출시키는 단계 동안, 폴리머 물질들(220, 320)의 일부가 감광 물질들(214, 314b)의 측벽들 상에 남겨지는 것을 보다 확실하게 할 수 있다.
여기서 설명된 본 발명의 새로운 실시예들을 사용하여, 팁-투-팁 거리를 탁월하게 조절할 수 있고, 팁-투-팁 거리를 줄일 수 있다. 여기서 설명된 실시예들을 다양하게 조합하여 사용하면, 예를 들어, 라인 엔드 쇼트닝을 원하는 값까지 줄이거나 제거하거나, 또는 팁-투-팁 거리를 줄일 수 있다. 여기서 설명된 본 발명의 실시예들을 사용하여, 물질층(106, 206, 306)을 패터닝하는데 사용되는 광학 리소그래피 장치와 시스템들의 해상도 한계치들(resolution limits)보다 작은 팁-투-팁 거리들을 얻을 수 있다.
여기서 설명된 제2 및 제3 실시예에서, 반사 방지 코팅(210, 310b)을 노출시키는 단계 전에 의도적으로 형성된 폴리머 물질(220, 320)을 유용하게 하는 예기치 못한 결과 또는 이점들은 예를 들어, 라인 엔드 조도(line end roughness : LER)의 감소이다. 게이트 물질(206, 306)을 패터닝하는 식각 공정 동안 폴리머 물질(220, 320)이 존재하기 때문이다. 예를 들어, 식각 공정으로 게이트들(206, 306)을 패터닝한 후에, 게이트들(206, 306)의 최상부 부근의 LER이 10 내지 20% 감소되고, 게이트들(206, 306)의 바닥 부근(예, 워크피스(202, 302)의 근접부)의 LER이 5 내지 8% 감소됨을, 실험적인 시험 결과들에서 확인할 수 있다.
본 발명의 실시예들과 그들의 잇점들이 상세하게 설명되었지만, 특허 청구 범위에 의해서 정의되는 본 발명의 기술 사상과 범주를 벗어나지 아니하면서, 여기서 다양한 변화들, 교체들, 및 개조들(alterations)이 가능할 수 있음을 쉽게 이해할 수 있을 것이다. 예를 들어, 본 발명의 기술 분야의 통상의 기술자는 본 발명의 범주 내에서, 여기서 설명된 많은 피쳐들, 기능들, 공정들, 및 물질들이 달라질 수 있음을 쉽게 이해할 수 있을 것이다. 또한, 본 발명이 적용되는 애플리캐이션의 범주는 상세한 설명에서 설명된 공정, 기계, 제조, 합성물들, 수단들, 방법들 및 단계들의 특정한 실시예들에 의해서 제한되지 아니한다. 본 발명의 기술 분야의 통상의 기술자는 본 발명의 공개로부터, 현재 존재하는 또는 이후 개발될 공정들, 기계들, 제조, 합성물들, 수단들, 방법들 및 단계들을 본 발명에 따라서 이용하여서, 여기서 설명된 상응하는 실시예들과 실질적으로 동일한 기능을 얻거나, 실질적으로 동일한 결과를 얻을 수 있는 할 수 있음을 쉽게 이해할 수 있을 것이다. 즉, 특허 청구 범위들은 그 범주로서, 그러한 공정들, 기계들, 제조, 합성물들, 수단들, 방법들 및 단계들을 포함한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 리소그래피 마스크를 위에서 본 도면이다. 리소그래피 마스크는 그 위에 복수의 트랜지스터 게이트들을 형성하기 위한 패턴을 가진다.
도 2 내지 도 6은 본 발명의 바람직한 일 실시예에 따른, 도 1의 리소그래피 마스크를 사용하여 복수의 게이트들을 패터닝하는 방법을 나타내는 단면도들이다.
도 7은 도 1의 리소그래피 마스크와 도 2 내지 도 6에 도시된 방법을 사용하여 패터닝한 반도체 장치를 위에서 본 도면이다.
도 8은 본 발명의 바람직한 다른 실시예에 따른 리소그래피 마스크를 위에서 본 도면이다.
도 9 내지 도 12는 본 발명의 바람직한 다른 실시예에 따른, 도 8의 리소그래피 마스크를 사용하여 복수의 게이트들을 패터닝하는 방법을 나타내는 단면도들이다.
도 13은 도 8의 리소그래피 마스크와 도 9 내지 도 12에 도시된 방법을 사용하여 패터닝한 반도체 장치를 위에서 본 도면이다.
도 14와 도 15는 본 발명의 바람직한 또 다른 실시예에 따른 리소그래피 마스크들을 위에서 본 도면들이다.
도 16 내지 도 18는 본 발명의 바람직한 또 다른 실시예에 따른, 도 14 및 도 15의 리소그래피 마스크들을 사용하여 복수의 게이트들을 패터닝하는 방법을 나타내는 사시도들이다.
도 19는 도 18의 반도체 장치를 위에서 본 도면이다.
도 20은 도 14 및 도 15의 리소그래피 마스크들과 도 16 내지 도 19에 도시된 방법을 사용하여 패터닝한 반도체 장치의 사시도이고, 도 21은 도 14 및 도 15의 리소그래피 마스크들과 도 16 내지 도 19에 도시된 방법을 사용하여 패터닝한 반도체 장치를 위에서 본 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 장치 101 : 리소그래피 마스크
102 : 워크피스 103: 실질적으로 투과하는 물질
104 : 게이트 절연 물질 105: 실질적으로 차단하는 물질
106: 게이트 물질 110 : 반사 방지 코팅
114 : 감광물질층 116: 식각 공정
117 : 첨가 물질

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  23. 워크피스를 제공하고;
    상기 워크피스 상에 폴리 실리콘을 포함하는 물질층을 형성하고;
    상기 워크피스 상에 제1 반사 방지 코팅을 형성하고;
    상기 제1 반사 방지 코팅 상에 제1 감광 물질을 형성하고;
    패턴의 제1 부분을 포함하는 제1 리소그래피 마스크를 사용하여, 상기 제1 감광 물질과 상기 제1 반사 방지 코팅을 노출하고;
    상기 제1 감광 물질을 현상하고, 상기 제1 감광 물질에 상기 패턴의 제1 부분을 형성하고;
    상기 제1 감광 물질 및 상기 1 반사 방지 코팅 중 적어도 어느 하나 이상을 마스크로 사용하여, 상기 물질층 상에 제1 부분을 형성하고;
    상기 제1 감광 물질과 상기 제1 반사 방지 코팅을 제거하고;
    패터닝된 상기 물질층과 노출된 상기 워크피스의 부분들 상에 제2 반사 방지 코팅을 형성하고;
    상기 제2 반사 방지 코팅 상에 제2 감광 물질층을 형성하고;
    제2 리소그래피 마스크를 사용하여 상기 제2 감광 물질층을 노출하되, 상기 제2 리소그래피 마스크는 패턴의 제2 부분을 포함하고, 상기 패턴의 제2 부분은 상기 패턴의 제1 부분과 어떤 영역들에서 교차하되 상기 패턴의 제1 부분과 다른 패턴을 포함하고;
    상기 제2 감광 물질을 현상하고, 상기 제2 감광 물질에 상기 패턴의 제2 부분을 형성하고;
    패터닝된 제2 감광물질층 상과, 상기 제2 반사 방지 코팅의 노출된 부분들 상에 폴리머 물질을 형성하고;
    상기 폴리머 물질과 패터닝된 상기 제2 감광 물질을 마스크로 사용하고, 이방성 식각 공정을 사용하여, 상기 제2 반사 방지 코팅의 부분들을 식각하고;
    상기 폴리머 물질, 패터닝된 상기 제2 감광 물질층, 및 패터닝된 상기 제2 반사 방지 코팅을 마스크로 사용하여, 상기 워크피스의 상기 물질층을 패턴의 더 커진 제2 부분으로 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 리소그래피 마스크는 복수의 확장된 트랜지스터 게이트용 리소그래피 마스크를 포함하되, 상기 제2 리소그래피 마스크는 상기 제1 리소그래피 마스크에 의해서 패터닝되는 복수의 확장된 트랜지스터 게이트의 길이를 정의하는 커터 마스크를 포함하고,
    상기 폴리머 물질은 상기 물질층에 형성된 상기 트랜지스터 게이트들의 인접한 일단들 간의 팁-투-팁 거리를 감소시키는 반도체 장치 제조 방법.
  25. 제23 항에 있어서,
    상기 물질층에 형성된 트랜지스터 게이트의 길이는 상기 제2 리소그래피 마스크의 패턴의 길이보다 상기 폴리머 물질 두께의 적어도 2배인 반도체 장치 제조 방법.
  26. 제23 항에 있어서,
    상기 폴리머 물질과 상기 제2 감광 물질을 사용하여, 상기 제2 반사 방지 코팅을 식각하기 위한 상기 이방성 식각 공정은, 상기 식각 공정 동안 상기 제2 반사 방지 코팅의 측벽들 상에 재증착 성분을 형성하는 것을 포함하되,
    상기 물질층을 패터닝하는 것은 상기 재증착 성분을 마스크로 사용하는 것을 더 포함하고, 상기 재증착 성분은 상기 제2 리소그래피 마스크로부터 상기 물질층에 전사되는 제2 패턴의 부분을 더 크게 하는 반도체 장치 제조 방법.
  27. 제23 항에 있어서,
    상기 폴리머 물질, 패터닝된 상기 제2 감광 물질, 및 패터닝된 상기 제2 반사 방지 코팅을 마스크로 사용하여 상기 워크피스의 상기 물질층을 패터닝할 때, 상기 물질층에 경사진 프로파일을 추가하는 것을 더 포함하는 반도체 장치 제조 방법.
  28. 워크피스 상에 게이트 물질층을 형성하고,
    상기 게이트 물질층 상에 제1 감광 물질을 배치하고,
    제1 리소그래피 마스크를 이용하여 상기 제1 감광 물질을 패터닝하되, 상기 제1 리소그래피 마스크는 제1 패턴을 포함하고,
    패터닝된 상기 제1 감광 물질을 마스크로서 이용하여, 상기 게이트 물질층에 상기 제1 패턴을 형성하고,
    패터닝된 상기 제1 감광 물질을 제거하고,
    패터닝된 상기 게이트 물질층 상에 반사 방지 코팅을 형성하고,
    상기 반사 방지 코팅 상에 제2 감광 물질을 배치하고,
    제2 리소그래피 마스크를 이용하여 상기 제2 감광 물질을 노출시키되, 상기 제2 리소그래피 마스크는 상기 제1 패턴과 다른 제2 패턴을 포함하고,
    상기 제2 감광 물질에 상기 제2 패턴을 형성하고,
    상기 제2 패턴 상에 폴리머 물질을 형성하여, 확장된 제2 패턴을 형성하고,
    상기 반사 방지 코팅을 이용하여, 패터닝된 상기 게이트 물질층에 상기 확장된 제2 패턴을 형성하는 반도체 장치 제조 방법.
  29. 제28 항에 있어서,
    상기 폴리머 물질을 형성하는 것은 상기 폴리머 물질을 컨포멀(conformally)하게 형성하는 것을 포함하는 반도체 장치 제조 방법.
  30. 제28 항에 있어서,
    상기 폴리머 물질은 C4F8　또는 CxHyFz　가스를 포함하는 반도체 장치 제조 방법.
  31. 제28 항에 있어서,
    상기 게이트 물질층에 상기 확장된 제2 패턴을 형성하는 것은, 트랜지스터 게이트를 형성하는 것을 포함하고, 상기 트랜지스터 게이트는 상기 반도체 게이트의 감소하는 라인 엔드(line end)를 포함하는 반도체 장치 제조 방법.
  32. 제31 항에 있어서,
    상기 트랜지스터 게이트의 바닥보다 상기 트랜지스터 게이트의 상부에서 더 좁은 라인 엔드가 형성되는 반도체 장치 제조 방법.
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