CN102111133A

CN102111133A - 迟滞电路

Info

Publication number: CN102111133A
Application number: CN 201110076223
Authority: CN
Inventors: 王钊; 尹航; 杨晓东
Original assignee: Wuxi Vimicro Corp
Current assignee: Wuxi Vimicro Corp
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2011-06-29

Abstract

本发明提供一种迟滞电路，其包括：依次串联在第一节点和第二节点之间的第一电阻、第二电阻和第三电阻；比较器，其包括有两个输入端和一个输出端，其中一个输入端与第一电阻和第二电阻之间的中间节点相连接，另一个输入端接参考电压；连接在第二节点和第二电阻和第三电阻之间的中间节点之间的开关电路及第四电阻，所述开关电路与第四电阻串联，所述开关电路的控制端与所述比较器的输出端相连。这样，可以减小开关的导通电阻对翻转阈值的影响。

Description

迟滞电路

【技术领域】

本发明涉及电路设计领域，特别是关于一种芯片上的迟滞电路。

【背景技术】

在电路设计中，经常需要通过比较电压与电压阈值的关系来对所述电压进行检测，在实际应用中，为了避免比较结果受到噪声等因素的影响，需要设置两个电压阈值以形成迟滞效应。图1A示出了一种传统的迟滞电路100，所述迟滞电路100包括依次串联在输入电压VIN和地G之间的三个电阻R1、R2和R3、晶体管MN4(或称之为开关或开关电路)和比较器Comp1。所述比较器Comp1包括两个输入端和一个输出端，其中一个输入端与电阻R3和电阻R2之间的中间节点相连接，另一个输入端接参考电压VRef，其输出端得到输出电压VO。所述晶体管MN4的源极接地G，漏极与电阻R1和电阻R2之间的中间节点相连接，栅极与所述比较器Comp1的输出端相连。

当输入电压VIN从低变高时，所述比较器Comp1的输出电压VO由低电平翻转为高电平，所述比较器的输出翻转之前，所述晶体管MN4的栅极为低电平，所述晶体管MN4导通，此时假设在所述输入电压VIN到达第一阈值VH1时，所述比较器Comp1的输出发生翻转。当输入电压VIN从高变低时，所述比较器Comp1的输出电压VO由高电平翻转为低电平，所述比较器的输出翻转之前，所述晶体管MN4的栅极为高电平，所述晶体管MN4截止，此时假设在所述输入电压VIN到达第二阈值VL1时，所述比较器Comp1的输出发生翻转。通常需要设计第一阈值VH1大于第二阈值VH1，那么可以根据下式计算得到第一阈值VH1和第二阈值VL2。

VH 1 = \frac{R 1 + R 2}{R 2} V_{R},

VL 1 = \frac{R 1 + R 2 + R 3}{R 2 + R 3} V_{R},

其中R1为电阻R1的阻值，R2为电阻R2的阻值，R3为电阻R3的阻值，V_R为参考电压VRef的电压值。

这样，迟滞电压为：

VH 1 - VL 1 = \frac{R 1 \cdot R 2}{R 2 (R 2 + R 3)} V_{R} .

图1B为图1A示出的迟滞电路的迟滞效应原理图。

在上述计算第一阈值VH1和第二阈值VL1的过程，都假设所述晶体管MN4的导通电阻为零。然而，晶体管MN4的实际导通电阻不为零，因此晶体管MN4的导通电阻会影响第一阈值VH1和第二阈值VL1。假设晶体管MN4的导通电阻为Ra，则其导致第一阈值VH1′为：

{VH 1}^{'} = \frac{R 1 + R 2 + R 3 / / Ra}{R 2 + R 3 / / Ra} . V_{R} = \frac{R 1 + R 2 + \frac{R 3 . Ra}{R 3 + Ra}}{R 2 + \frac{R 3 . Ra}{R 3 + Ra}}

注：//表示并联，即

R 3 / / Ra = \frac{R 3 . Ra}{R 3 + Ra} . V_{R} .

与理想的零导通电阻晶体管的第一阈值VH1的差异为：

ΔVH 1 = {VH 1}^{'} - VH 1 = \frac{- R 1}{[\frac{R 2}{(\frac{R 3 . Ra}{R 3 + Ra})} + 1] . R 2} . V_{R}

可以看出，晶体管MN4的导通电阻Ra会导致第一阈值VH1和第二阈值VL1存在一定的误差。

为了减小晶体管MN4的导通电阻Ra导致的阈值误差，可以将晶体管MN4的导通电阻设计的相对于电阻R3可以忽略。在一些应用中需要的迟滞电压很小，需要将电阻R3设计的很小，这样也就需要将晶体管MN4的导通电阻Ra设计的更小才能使得其相对于电阻R3可忽略。然而，在芯片上实现很小导通电阻的晶体管MN4反而会需要占用更大的芯片面积，这样就增加了芯片的成本。此外，晶体管MN4的导通电阻Ra会随着其栅极电压变化而变化，也会随着工艺偏差及温度变化而变化，这些非理想因素的影响将在所述导通电阻Ra被设计的非常小时变得突出起来。

图1C为另一种传统迟滞电路110的电路示意图。所述迟滞电路110与图1A中的迟滞电路不同之处在于：所述晶体管MN4被替换为晶体管MP4，相应的，输入电压VIN和地的连接位置互换。所述晶体管MP4为PMOS晶体管，其在比较器Comp1的输出电压VO为高时导通，在比较器Comp1的输出电压VO为低时截止。所述迟滞电路110存在与迟滞电路100同样的问题。

因此，有必要提出一种改进的迟滞电路来克服上述问题。

【发明内容】

本发明的目的在于提供一种迟滞电路，可以减小开关的导通电阻对翻转阈值的影响。

为了实现上述目的，根据本发明的一方面，本发明提供一种迟滞电路，其包括：依次串联在第一节点和第二节点之间的第一电阻、第二电阻和第三电阻；比较器，其包括有两个输入端和一个输出端，其中一个输入端与第一电阻和第二电阻之间的中间节点相连接，另一个输入端接参考电压；连接在第二节点和第二电阻和第三电阻之间的中间节点之间的开关电路及第四电阻，所述开关电路与第四电阻串联，所述开关电路的控制端与所述比较器的输出端相连。

进一步的，所述开关电路为NMOS晶体管，所述NMOS晶体管的栅极为开关电路的控制端，所述第一节点接输入电压，第二节点接地。

进一步的，所述开关电路为PMOS晶体管，所述NMOS晶体管的栅极为开关电路的控制端，所述第一节点接地，第二节点接输入电压。

进一步的，所述迟滞电路生成于同一芯片上。

更进一步的，第一电阻、第二电阻、第三电阻互相匹配。

与现有技术相比，本发明中的迟滞电路在开关的支路中串联了一电阻，从而减小了开关的导通电阻对翻转阈值的影响。

【附图说明】

结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中：

图1A为一种传统迟滞电路的电路示意图；

图1B为图1A示出的迟滞电路的迟滞效应原理图；

图1C为另一种传统迟滞电路的电路示意图；

图2为本发明中的迟滞电路在一个实施例中的电路示意图；和

图3为本发明中的迟滞电路在另一个实施例中的电路示意图。

【具体实施方式】

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图2为本发明中的迟滞电路在一个实施例200中的电路示意图。所述迟滞电路200包括依次串联在输入电压VIN和地G之间的三个电阻R1、R4和R5、晶体管MN4(或称之为开关或开关电路)和比较器Comp1。所述比较器Comp1包括两个输入端和一个输出端，其中一个输入端与电阻R1和电阻R4之间的中间节点相连接，另一个输入端接参考电压VRef，其输出端得到输出电压VO。所述晶体管MN4为NMOS晶体管，其源极接地G，其漏极经过电阻R6与电阻R4和电阻R5之间的中间节点相连接，栅极与所述比较器Comp1的输出端相连。可以看出，所述迟滞电路200与图1A中的迟滞电路100的区别在于：将图1A中的电阻R2和R3分别替换为电阻R4和R5，它们的电阻值不同，在晶体管MN4的支路上串联有电阻R6。

当输入电压VIN从低变高时，所述比较器Comp1的输出电压VO由低电平翻转为高电平，所述比较器的输出翻转之前，所述晶体管MN4的栅极为低电平，所述晶体管MN4导通，此时假设在所述输入电压VIN到达第一阈值时，所述比较器Comp1的输出发生翻转。当输入电压VIN从高变低时，所述比较器Comp1的输出电压VO由高电平翻转为低电平，所述比较器的输出翻转之前，所述晶体管MN4的栅极为高电平，所述晶体管MN4截止，此时假设在所述输入电压VIN到达第二阈值时，所述比较器Comp1的输出发生翻转。第一阈值也可以称之为高翻转阈值或高阈值电压，第二阈值也可以称之为低翻转阈值或低阈值电压。

为了突出说明本发明中的迟滞电路200相对于传统迟滞电路100的优点，可以令本发明中的迟滞电路200在理想情况下与图1中的迟滞电路100具有相同的翻转阈值，此时可以设计满足如下关系：

R4+R5＝R2+R3 (1)

R5-R5//R6＝R3(2)

在理想状态下，假设晶体管MN4的导通电阻为零，则所述迟滞电路200的第一阈值VH2和第二阈值VL2分别为：

在晶体管MN4导通时，有

VH 2 = \frac{R 1 + R 4 + R 5 / / R 6}{R 4 + R 5 / / R 6} . V_{R},

由于满足R4+R5＝R2+R3和R5-R5//R6＝R3，因此VH1＝VH2。

在晶体管MN4不导通时，有

VL 2 = \frac{R 1 + R 4 + R 5}{R 4 + R 5} . V_{R},

由于满足R4+R5＝R2+R3，因此VL1＝VL2。

在非理想状态下，即考虑晶体管MN4的导通电阻为Ra时，所述迟滞电路200的第一阈值和第二阈值分别标记为VH2′和VL2′。由于第二阈值VL2′与晶体管MN4的导通电阻无关，因此VL2′等于VL2，也等于VL1。第一阈值VH2′为：

{VH 2}^{'} = \frac{R 1 + R 4 + R 5 / / (R 6 + Ra)}{R 4 + R 5 / / (R 6 + Ra)} . V_{R} - - - (3)

假设R5＝x.R3 (4)

根据式(1)和式(2)可得：

R6＝(x²-x).R3 (5)

R4＝R2+R3-R5 (6)

将式(4)、(5)和(6)带入式(3)可得：

{VH 2}^{'} = \frac{R 1 + R 2 + \frac{R 3 \cdot Ra}{x^{2} . R 3 + Ra}}{R 2 + \frac{R 3 \cdot Ra}{x^{2} \cdot R 3 + Ra}} . V_{R}

与理想的零导通电阻晶体管的第一阈值VH2的差异为：

ΔVH 2 = {VH 2}^{'} - VH 2 = \frac{- R 1}{[\frac{R 2}{(\frac{R 3 \cdot Ra}{x^{2} \cdot R 3 + Ra})} + 1] . R 2} . V_{R}

实际情况中满足x＞0，比较ΔVH2和ΔVH1可知，当x＞1时，ΔVH2小于ΔVH1，并且随着x²增加，ΔVH2逐渐减小并趋近于零。

在具体应用时，将电阻R5设计为大于R3的电阻，并设计电阻R4和R6满足等式(1)和(2)，可以使得本发明中的迟滞电路200的翻转阈值随晶体管MN4的导通电阻Ra的变化小于传统迟滞电路100的翻转阈值随晶体管MN4的导通电阻Ra的变化。换句话说，通过这样的电路结构减小了开关的导通电阻对阈值电压的影响。

综上所述，本发明中的迟滞电路200在采用与传统迟滞电路100中相同的导通电阻的晶体管MN4时，本发明中的迟滞电路200的理想和非理想阈值差异更小。这样，在针对一些要求迟滞电压较小的应用中，本发明中的迟滞电路200可以不像传统方案那样去一味的减小晶体管MN4的导通电阻，而还可以通过增大电阻R5，同时调整电阻R4和R6的方式来减小非理想因素的影响。

上文中为了突出说明本发明中的迟滞电路200相对于传统迟滞电路100的优点，令本发明中的迟滞电路200在理想情况下与图1中的迟滞电路100具有相同的翻转阈值，这样才限制电阻R4、R5和R6满足式(1)和(2)。所属领域内的普通技术人员应该能够理解，在其他实施例中，完全可以根据需要自由的去调整电阻R4、R5和R6的电阻，而不必受到式(1)和(2)的限制。

在一个实施例中，所述迟滞电路200实现在一个芯片上，所述电阻R1、R4、R5、R6互相匹配，这样也可以减小工艺的影响。

图3为本发明中的迟滞电路在另一个实施例300中的电路示意图。所述迟滞电路300与图2中的迟滞电路不同之处在于：所述晶体管MN4被替换为晶体管MP4，相应的，输入电压VIN和地的连接位置互换。所述晶体管MP4为PMOS晶体管，其在比较器Comp1的输出电压VO为高时导通，在比较器Comp1的输出电压VO为低时截止。同样的，所述迟滞电路300与图1C中的迟滞电路110的区别在于：将图1C中的电阻R2和R3分别替换为电阻R4和R5，它们的电阻值不同，在晶体管MP4的支路上串联有电阻R6。

当输入电压VIN从低变高时，所述比较器Comp1的输出电压VO由低电平翻转为高电平，所述比较器的输出翻转之前，所述晶体管MP4的栅极为低电平，所述晶体管MP4截止，此时假设在所述输入电压VIN到达第一阈值VH3时，所述比较器Comp1的输出发生翻转。当输入电压VIN从高变低时，所述比较器Comp1的输出电压VO由高电平翻转为低电平，所述比较器的输出翻转之前，所述晶体管MP4的栅极为高电平，所述晶体管MP4截止，此时假设在所述输入电压VIN到达第二阈值时，所述比较器Comp1的输出发生翻转。

根据上文中对所述迟滞电路200在理想和非理想情况下的第一阈值和第二阈值的分析，所属领域内的普通技术人员同样可以对所述迟滞电路300在理想和非理想情况下的第一阈值和第二阈值进行分析，具体的描述这里就不再赘述了。总之，本发明中的迟滞电路300在采用与传统迟滞电路110中相同的导通电阻的晶体管MP4时，本发明中的迟滞电路300的理想和非理想阈值差异更小。

所述晶体管MN4也可以采用其他开关电路来替代，比如双极晶体管。

上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims

1.一种迟滞电路，其特征在于，其包括：

依次串联在第一节点和第二节点之间的第一电阻、第二电阻和第三电阻；

比较器，其包括有两个输入端和一个输出端，其中一个输入端与第一电阻和第二电阻之间的中间节点相连接，另一个输入端接参考电压；

连接在第二节点和第二电阻和第三电阻之间的中间节点之间的开关电路及第四电阻，所述开关电路与第四电阻串联，所述开关电路的控制端与所述比较器的输出端相连。

2.根据权利要求1所述的迟滞电路，其特征在于，所述开关电路为NMOS晶体管，所述NMOS晶体管的栅极为开关电路的控制端，所述第一节点接输入电压，第二节点接地。

3.根据权利要求1所述的迟滞电路，其特征在于，所述开关电路为PMOS晶体管，所述NMOS晶体管的栅极为开关电路的控制端，所述第一节点接地，第二节点接输入电压。

4.根据权利要求1所述的迟滞电路，其特征在于，其生成于同一芯片上。

5.根据权利要求4所述的迟滞电路，其特征在于，第一电阻、第二电阻、第三电阻互相匹配。