JPH0846501A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
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- JPH0846501A JPH0846501A JP6179187A JP17918794A JPH0846501A JP H0846501 A JPH0846501 A JP H0846501A JP 6179187 A JP6179187 A JP 6179187A JP 17918794 A JP17918794 A JP 17918794A JP H0846501 A JPH0846501 A JP H0846501A
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Abstract
(57)【要約】
【目的】 トランスミッションゲートを使用しない簡単
な構成で比較回路にヒステリシスを持たせることのでき
る電源電圧検出回路を提供することを目的とする。 【構成】 比較回路１２の比較出力Ｖｏに応じてＰＭＯ
Ｓトランジスタ１４をオンオフ制御することにより、比
較回路１２の−端子に印加される抵抗（２）（３）の分
圧値を可変する様にした。これにより、比較回路１２は
ヒステリシス特性を持つことができ、抵抗（２）（３）
の分圧値をそのまま比較回路１２の−端子に印加するこ
とができる。従って、比較回路１２に予め設定される２
つのスレッショルド電圧を変更しなくて済み、集積化に
適する。
な構成で比較回路にヒステリシスを持たせることのでき
る電源電圧検出回路を提供することを目的とする。 【構成】 比較回路１２の比較出力Ｖｏに応じてＰＭＯ
Ｓトランジスタ１４をオンオフ制御することにより、比
較回路１２の−端子に印加される抵抗（２）（３）の分
圧値を可変する様にした。これにより、比較回路１２は
ヒステリシス特性を持つことができ、抵抗（２）（３）
の分圧値をそのまま比較回路１２の−端子に印加するこ
とができる。従って、比較回路１２に予め設定される２
つのスレッショルド電圧を変更しなくて済み、集積化に
適する。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧検出回路に関
し、特に、電源電圧の変動によって被制御体が誤って動
作するのを防止する為に、電源電圧の状態を検出する電
源電圧検出回路に関する。
し、特に、電源電圧の変動によって被制御体が誤って動
作するのを防止する為に、電源電圧の状態を検出する電
源電圧検出回路に関する。
【０００２】
【従来の技術】図４は、従来使用されていた電源電圧検
出回路を示す図である。本明細書に於いては、被制御体
としてサーマルプリンターを適用し、サーマルヘッドで
用紙に印字を行う場合について、図４の動作を説明す
る。図４に於いて、（１）（２）（３）は電源Ｖｄｄ
（第１電源）と接地（第２電源）との間に直列接続され
た抵抗（直列抵抗群）である。（４）は比較回路であ
り、−（反転入力）端子はバンドギャップダイオード等
の基準電圧Ｖｒｅｆと接続されている。また、比較回路
（４）の電源供給路は電源Ｖｄｄ及び接地と接続されて
いる。（５）はトランスミッションゲートであり、抵抗
（１）（２）の接続点と比較回路（４）の＋（非反転入
力）端子との間に介挿されている。同様に、（６）もト
ランスミッションゲートであり、抵抗（２）（３）の接
続点と比較回路（４）の＋端子との間に介挿されてい
る。ここで、トランスミッションゲート（５）（６）を
開閉する為のゲートは比較回路（４）の出力端子と接続
されている。特に、トランスミッションゲート（６）の
ゲートは比較回路（４）の出力が反転印加される様にな
っており、即ち、トランスミッションゲート（５）
（６）は互いに相補的に開閉する。また、（７）はマイ
クロコンピュータ等で構成される制御回路であり、後述
するＤフリップフロップを制御する為のデータＤＡＴＡ
及びクロックＣＫを発生するものである。（８）は上記
したＤフリップフロップであり、＊Ｒ（リセット）端子
には比較回路（４）の出力端子が反転接続され、Ｄ（デ
ータ）端子は制御回路（７）のＤＡＴＡ出力線と接続さ
れ、Ｃ（クロック）端子は制御回路（７）のＣＫ出力線
と接続されている。（９）はオープンドレイン型のＮチ
ャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと称する）であり、ゲートはＤフリップフロップ
（８）のＱ（出力）端子と接続され、ソースは接地され
ている。以上説明した構成は、集積回路内部に集積化さ
れているものとする。また、（１０）はサーマル抵抗で
あり、一端は電源Ｖｐ（例えば３０〜４０Ｖ）と接続さ
れ、他端は前記集積回路の端子（１１）を介してＮＭＯ
Ｓトランジスタ（９）のドレインと接続されている。
出回路を示す図である。本明細書に於いては、被制御体
としてサーマルプリンターを適用し、サーマルヘッドで
用紙に印字を行う場合について、図４の動作を説明す
る。図４に於いて、（１）（２）（３）は電源Ｖｄｄ
（第１電源）と接地（第２電源）との間に直列接続され
た抵抗（直列抵抗群）である。（４）は比較回路であ
り、−（反転入力）端子はバンドギャップダイオード等
の基準電圧Ｖｒｅｆと接続されている。また、比較回路
（４）の電源供給路は電源Ｖｄｄ及び接地と接続されて
いる。（５）はトランスミッションゲートであり、抵抗
（１）（２）の接続点と比較回路（４）の＋（非反転入
力）端子との間に介挿されている。同様に、（６）もト
ランスミッションゲートであり、抵抗（２）（３）の接
続点と比較回路（４）の＋端子との間に介挿されてい
る。ここで、トランスミッションゲート（５）（６）を
開閉する為のゲートは比較回路（４）の出力端子と接続
されている。特に、トランスミッションゲート（６）の
ゲートは比較回路（４）の出力が反転印加される様にな
っており、即ち、トランスミッションゲート（５）
（６）は互いに相補的に開閉する。また、（７）はマイ
クロコンピュータ等で構成される制御回路であり、後述
するＤフリップフロップを制御する為のデータＤＡＴＡ
及びクロックＣＫを発生するものである。（８）は上記
したＤフリップフロップであり、＊Ｒ（リセット）端子
には比較回路（４）の出力端子が反転接続され、Ｄ（デ
ータ）端子は制御回路（７）のＤＡＴＡ出力線と接続さ
れ、Ｃ（クロック）端子は制御回路（７）のＣＫ出力線
と接続されている。（９）はオープンドレイン型のＮチ
ャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと称する）であり、ゲートはＤフリップフロップ
（８）のＱ（出力）端子と接続され、ソースは接地され
ている。以上説明した構成は、集積回路内部に集積化さ
れているものとする。また、（１０）はサーマル抵抗で
あり、一端は電源Ｖｐ（例えば３０〜４０Ｖ）と接続さ
れ、他端は前記集積回路の端子（１１）を介してＮＭＯ
Ｓトランジスタ（９）のドレインと接続されている。
【０００３】尚、サーマル抵抗（１０）はサーマルヘッ
ドに組み込まれた状態で、発熱を生じることにより、感
熱紙に直接印字を行ったり、或は、インクリボン等を介
して通常用紙に印字を行ったりするものであり、１個の
サーマル抵抗が印字１ドットに対応するものとする。ま
た、データＤＡＴＡは、ドット印字を行う時にハイレベ
ル（論理「１」）となり、ドット印字を行わない時にロ
ーレベル（論理「０」）になる。また、クロックＣＫ
は、印字すべき各ドット間で１周期を繰り返すものとす
る。即ち、ドット印字を行う各位置に於いてはＤフリッ
プフロップ（８）の内容は常に更新されていることにな
る。また、図示してはいないが、Ｄフリップフロップ
（８）、ＮＭＯＳトランジスタ（９）、及びサーマル抵
抗（１０）は、印字を行う用途に応じたドット数だけ設
けられている。例えばファクシミリで印字を行う場合、
用紙の排出方向に対して垂直方向一列に用紙の最大横幅
に印字可能なドット数だけ設けられている。また、ワー
ドプロセッサを用いて用紙の排出方向に対して垂直方向
にライン印字を行う場合、用紙の垂直方向一行にライン
印字を行うことのできる最大ドット数だけ設けられてい
る。
ドに組み込まれた状態で、発熱を生じることにより、感
熱紙に直接印字を行ったり、或は、インクリボン等を介
して通常用紙に印字を行ったりするものであり、１個の
サーマル抵抗が印字１ドットに対応するものとする。ま
た、データＤＡＴＡは、ドット印字を行う時にハイレベ
ル（論理「１」）となり、ドット印字を行わない時にロ
ーレベル（論理「０」）になる。また、クロックＣＫ
は、印字すべき各ドット間で１周期を繰り返すものとす
る。即ち、ドット印字を行う各位置に於いてはＤフリッ
プフロップ（８）の内容は常に更新されていることにな
る。また、図示してはいないが、Ｄフリップフロップ
（８）、ＮＭＯＳトランジスタ（９）、及びサーマル抵
抗（１０）は、印字を行う用途に応じたドット数だけ設
けられている。例えばファクシミリで印字を行う場合、
用紙の排出方向に対して垂直方向一列に用紙の最大横幅
に印字可能なドット数だけ設けられている。また、ワー
ドプロセッサを用いて用紙の排出方向に対して垂直方向
にライン印字を行う場合、用紙の垂直方向一行にライン
印字を行うことのできる最大ドット数だけ設けられてい
る。
【０００４】以下、図４の動作について説明する。初め
に、比較回路（４）の動作を図５の特性図を用いて説明
する。尚、図５に於いて横軸は電源電圧Ｖｄｄ、縦軸は
比較回路（４）の出力電圧Ｖｏを表している。特に、比
較回路（４）は、＋端子入力が基準電圧Ｖｒｅｆより大
きい時にハイレベル／小さい時にローレベルを出力する
様に内部論理が構成されているが、このハイレベルは電
源電圧Ｖｄｄと等しいものとする。まず、電源電圧Ｖｄ
ｄを投入した時点では、比較回路（４）の出力電圧Ｖｏ
はローレベルとなっている。該比較回路（４）がローレ
ベルを出力する時は、トランスミッションゲート（６）
が開いて抵抗（２）（３）の接続点電圧が比較回路
（４）の＋端子に印加される状態となる。そして、電源
電圧ＶｄｄがＶ１まで上昇し、この時の抵抗（２）
（３）の接続点電圧が基準電圧Ｖｒｅｆを越えると、比
較回路（４）の出力電圧Ｖｏはハイレベルに反転する。
すると、トランスミッションゲート（６）に代わってト
ランスミッションゲート（５）が開き、抵抗（１）
（２）の接続点電圧が比較回路（４）の＋端子に印加さ
れる状態となる。即ち、比較回路（４）の出力電圧Ｖｏ
がローレベルからハイレベルに反転したことに伴い、比
較回路（４）の＋端子入力電圧は抵抗（２）の端子電圧
分だけ上昇する。つまり、比較回路（４）の出力電圧Ｖ
ｏは、電源電圧Ｖｄｄが上記Ｖ１まで下降しても上記電
源上昇時と同じ軌跡でローレベルに反転せず、破線に示
す如く更にＶ２（＜Ｖ１）まで下降した時点で初めてロ
ーレベルに反転することになる。従って、比較回路
（４）はスレッショルド電圧がＶ１及びＶ２と２種類設
定されたヒステリシス特性を有している。これにより、
電源電圧Ｖｄｄがノイズ等の影響を受けて変動を生じた
場合であっても、比較回路（４）からは安定した出力電
圧Ｖｏを得ることができる。言い換えれば、電源投入に
伴いＤフリップフロップ（８）がイニシャルリセットさ
れた後、電源電圧Ｖｄｄの変動の影響を受けてＤフリッ
プフロップ（８）が再びリセットされる誤動作を未然に
防止できる。因みに、Ｄフリップフロップ（８）は、電
源電圧ＶｄｄがＶａ（＞０）〜Ｖ１まで上昇する間、イ
ニシャルリセットされている。尚、Ｖａは比較回路
（４）の動作が確定する最低電圧である。
に、比較回路（４）の動作を図５の特性図を用いて説明
する。尚、図５に於いて横軸は電源電圧Ｖｄｄ、縦軸は
比較回路（４）の出力電圧Ｖｏを表している。特に、比
較回路（４）は、＋端子入力が基準電圧Ｖｒｅｆより大
きい時にハイレベル／小さい時にローレベルを出力する
様に内部論理が構成されているが、このハイレベルは電
源電圧Ｖｄｄと等しいものとする。まず、電源電圧Ｖｄ
ｄを投入した時点では、比較回路（４）の出力電圧Ｖｏ
はローレベルとなっている。該比較回路（４）がローレ
ベルを出力する時は、トランスミッションゲート（６）
が開いて抵抗（２）（３）の接続点電圧が比較回路
（４）の＋端子に印加される状態となる。そして、電源
電圧ＶｄｄがＶ１まで上昇し、この時の抵抗（２）
（３）の接続点電圧が基準電圧Ｖｒｅｆを越えると、比
較回路（４）の出力電圧Ｖｏはハイレベルに反転する。
すると、トランスミッションゲート（６）に代わってト
ランスミッションゲート（５）が開き、抵抗（１）
（２）の接続点電圧が比較回路（４）の＋端子に印加さ
れる状態となる。即ち、比較回路（４）の出力電圧Ｖｏ
がローレベルからハイレベルに反転したことに伴い、比
較回路（４）の＋端子入力電圧は抵抗（２）の端子電圧
分だけ上昇する。つまり、比較回路（４）の出力電圧Ｖ
ｏは、電源電圧Ｖｄｄが上記Ｖ１まで下降しても上記電
源上昇時と同じ軌跡でローレベルに反転せず、破線に示
す如く更にＶ２（＜Ｖ１）まで下降した時点で初めてロ
ーレベルに反転することになる。従って、比較回路
（４）はスレッショルド電圧がＶ１及びＶ２と２種類設
定されたヒステリシス特性を有している。これにより、
電源電圧Ｖｄｄがノイズ等の影響を受けて変動を生じた
場合であっても、比較回路（４）からは安定した出力電
圧Ｖｏを得ることができる。言い換えれば、電源投入に
伴いＤフリップフロップ（８）がイニシャルリセットさ
れた後、電源電圧Ｖｄｄの変動の影響を受けてＤフリッ
プフロップ（８）が再びリセットされる誤動作を未然に
防止できる。因みに、Ｄフリップフロップ（８）は、電
源電圧ＶｄｄがＶａ（＞０）〜Ｖ１まで上昇する間、イ
ニシャルリセットされている。尚、Ｖａは比較回路
（４）の動作が確定する最低電圧である。
【０００５】次に、電源投入後の定常状態について説明
する。この場合、比較回路（４）の出力電圧Ｖｏはハイ
レベルとなっており、Ｄフリップフロップ（８）はリセ
ット解除された状態にある。この状態に於いて、Ｄフリ
ップフロップ（８）は、制御回路（７）から出力される
クロックＣＫに同期して該制御回路（７）から出力され
るデータＤＡＴＡを取り込むことにより、ＮＭＯＳトラ
ンジスタ（９）のオンオフを制御する。例えば、データ
ＤＡＴＡが「１」の時、ＮＭＯＳトランジスタ（９）が
オンし、サーマル抵抗（１０）に電流が流れて該サーマ
ル抵抗（１０）が発熱し、これより用紙にドット印字を
行えることになる。反対に、データＤＡＴＡが「０」の
時、ＮＭＯＳトランジスタ（９）がオフし、サーマル抵
抗（１０）への電流供給が遮断されて前記用紙にドット
印字が行われることはない。以上の動作を、クロックＣ
Ｋに同期して行うことにより、所定の文字表示を実現で
きる。
する。この場合、比較回路（４）の出力電圧Ｖｏはハイ
レベルとなっており、Ｄフリップフロップ（８）はリセ
ット解除された状態にある。この状態に於いて、Ｄフリ
ップフロップ（８）は、制御回路（７）から出力される
クロックＣＫに同期して該制御回路（７）から出力され
るデータＤＡＴＡを取り込むことにより、ＮＭＯＳトラ
ンジスタ（９）のオンオフを制御する。例えば、データ
ＤＡＴＡが「１」の時、ＮＭＯＳトランジスタ（９）が
オンし、サーマル抵抗（１０）に電流が流れて該サーマ
ル抵抗（１０）が発熱し、これより用紙にドット印字を
行えることになる。反対に、データＤＡＴＡが「０」の
時、ＮＭＯＳトランジスタ（９）がオフし、サーマル抵
抗（１０）への電流供給が遮断されて前記用紙にドット
印字が行われることはない。以上の動作を、クロックＣ
Ｋに同期して行うことにより、所定の文字表示を実現で
きる。
【０００６】
【発明が解決しようとする課題】ところで、図４の従来
回路に於いては、比較回路（４）にヒステリシス特性を
持たせる手段として、トランスミッションゲート（５）
（６）を使用している。特に、従来回路では、トランス
ミッションゲート（５）（６）の一端を抵抗（１）
（２）（３）の接続点と接続している。従って、トラン
スミッションゲート（５）（６）は、バックゲートバイ
アス効果により、ゲートを開いている場合でも入出力間
に比較的大きな抵抗成分を有してしまうことになる。特
に、電源電圧Ｖｄｄを低く設定して電圧Ｖ１及びＶ２を
低くすると、トランスミッションゲート（５）（６）を
オンするのに十分なゲート電圧を得られない為、比較回
路（４）の＋及び−端子の入力抵抗を無視できなくな
る。つまり、比較回路（４）の＋端子入力電圧は、実際
には、トランスミッションゲート（５）が開いている時
は抵抗（１）（２）の接続点電圧より低くなり、また、
トランスミッションゲート（６）が開いている時は抵抗
（２）（３）の接続点電圧より低くなってしまう。この
結果、電源電圧Ｖｄｄが上昇することにより比較回路
（４）の出力電圧Ｖｏがローレベルからハイレベルへ反
転する時の電圧Ｖ１は一点鎖線まで上昇し、また、電源
電圧Ｖｄｄが下降することにより比較回路（４）の出力
電圧Ｖｏがハイレベルからローレベルへ反転する時の電
圧Ｖ２は二点鎖線まで上昇することになる。
回路に於いては、比較回路（４）にヒステリシス特性を
持たせる手段として、トランスミッションゲート（５）
（６）を使用している。特に、従来回路では、トランス
ミッションゲート（５）（６）の一端を抵抗（１）
（２）（３）の接続点と接続している。従って、トラン
スミッションゲート（５）（６）は、バックゲートバイ
アス効果により、ゲートを開いている場合でも入出力間
に比較的大きな抵抗成分を有してしまうことになる。特
に、電源電圧Ｖｄｄを低く設定して電圧Ｖ１及びＶ２を
低くすると、トランスミッションゲート（５）（６）を
オンするのに十分なゲート電圧を得られない為、比較回
路（４）の＋及び−端子の入力抵抗を無視できなくな
る。つまり、比較回路（４）の＋端子入力電圧は、実際
には、トランスミッションゲート（５）が開いている時
は抵抗（１）（２）の接続点電圧より低くなり、また、
トランスミッションゲート（６）が開いている時は抵抗
（２）（３）の接続点電圧より低くなってしまう。この
結果、電源電圧Ｖｄｄが上昇することにより比較回路
（４）の出力電圧Ｖｏがローレベルからハイレベルへ反
転する時の電圧Ｖ１は一点鎖線まで上昇し、また、電源
電圧Ｖｄｄが下降することにより比較回路（４）の出力
電圧Ｖｏがハイレベルからローレベルへ反転する時の電
圧Ｖ２は二点鎖線まで上昇することになる。
【０００７】すると、電源投入からイニシャルリセット
解除されるまでの電源電圧が必要以上に上昇してしまう
問題が生じる。また、電源Ｖｄｄが携帯用電源であって
徐々に低下していく場合や、電源Ｖｄｄが異常を来して
低下していく場合等に於いても、制御回路（７）への供
給電源が正常動作を維持できなくなる最低電圧に達して
いないにも関わらず（電源Ｖｄｄが制御回路（７）を正
常動作させることのできる電圧範囲内であるにも関わら
ず）、Ｄフリップフロップ（８）が早目に強制リセット
されて印字動作を禁止されてしまう問題も生じてしま
う。
解除されるまでの電源電圧が必要以上に上昇してしまう
問題が生じる。また、電源Ｖｄｄが携帯用電源であって
徐々に低下していく場合や、電源Ｖｄｄが異常を来して
低下していく場合等に於いても、制御回路（７）への供
給電源が正常動作を維持できなくなる最低電圧に達して
いないにも関わらず（電源Ｖｄｄが制御回路（７）を正
常動作させることのできる電圧範囲内であるにも関わら
ず）、Ｄフリップフロップ（８）が早目に強制リセット
されて印字動作を禁止されてしまう問題も生じてしま
う。
【０００８】更に、トランスミッションゲート（５）
（６）を使用することを前提として、比較回路（４）の
スレッショルド電圧を元のＶ１（実線）及びＶ２（破
線）に設計し直す場合、集積回路上に於ける設計変更は
非常に困難となる問題があった。そこで、本発明は、ト
ランスミッションゲートを使用しない簡単な構成で比較
回路にヒステリシスを持たせることのできる電源電圧検
出回路を提供することを目的とする。
（６）を使用することを前提として、比較回路（４）の
スレッショルド電圧を元のＶ１（実線）及びＶ２（破
線）に設計し直す場合、集積回路上に於ける設計変更は
非常に困難となる問題があった。そこで、本発明は、ト
ランスミッションゲートを使用しない簡単な構成で比較
回路にヒステリシスを持たせることのできる電源電圧検
出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、第１電源と第２電源との間に直列接続された直列
抵抗群と、前記直列抵抗群の一部に並列接続されるスイ
ッチ回路と、一方の入力端子に基準電圧が印加されると
共に他方の入力端子に前記直列抵抗群の所定の分圧値が
印加され、前記基準電圧に対する前記分圧値の大きさに
応じた比較出力によって前記スイッチ回路をオン又はオ
フすると共に被制御体を制御する比較回路と、を備え、
前記スイッチ回路をオン又はオフすることにより前記比
較回路にヒステリシスを持たせた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、第１電源と第２電源との間に直列接続された直列
抵抗群と、前記直列抵抗群の一部に並列接続されるスイ
ッチ回路と、一方の入力端子に基準電圧が印加されると
共に他方の入力端子に前記直列抵抗群の所定の分圧値が
印加され、前記基準電圧に対する前記分圧値の大きさに
応じた比較出力によって前記スイッチ回路をオン又はオ
フすると共に被制御体を制御する比較回路と、を備え、
前記スイッチ回路をオン又はオフすることにより前記比
較回路にヒステリシスを持たせた点である。
【００１０】
【作用】本発明によれば、比較回路の比較出力に応じて
スイッチ回路をオンオフ制御することにより、比較回路
の他方の入力端子に印加される直列抵抗群の所定の分圧
値を可変する様にした。これにより、比較回路はヒステ
リシス特性を持つことができ、直列抵抗群の分圧値をそ
のまま比較回路の他方の入力端子に印加することができ
る。従って、直列抵抗群の接続点電圧を低く設定した場
合でも、比較回路に予め設定される２つのスレッショル
ド電圧が従来の如く素子特性によって変化する不具合を
解消できる。よって、集積化に於けるシステム設計及び
前記スレッショルド電圧の精度を改善できる。
スイッチ回路をオンオフ制御することにより、比較回路
の他方の入力端子に印加される直列抵抗群の所定の分圧
値を可変する様にした。これにより、比較回路はヒステ
リシス特性を持つことができ、直列抵抗群の分圧値をそ
のまま比較回路の他方の入力端子に印加することができ
る。従って、直列抵抗群の接続点電圧を低く設定した場
合でも、比較回路に予め設定される２つのスレッショル
ド電圧が従来の如く素子特性によって変化する不具合を
解消できる。よって、集積化に於けるシステム設計及び
前記スレッショルド電圧の精度を改善できる。
【００１１】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の電源電圧検出回路の一実施例を示す
図である。尚、図１の構成の中で図４の構成と同一のも
のについては同一番号を記し、その説明を省略するもの
とする。
る。図１は本発明の電源電圧検出回路の一実施例を示す
図である。尚、図１の構成の中で図４の構成と同一のも
のについては同一番号を記し、その説明を省略するもの
とする。
【００１２】図１に於いて、（１２）は比較回路であ
り、−端子には直列抵抗群の一部を構成する抵抗（２）
（３）の接続点電圧が印加され、＋端子には基準電圧Ｖ
ｒｅｆが印加され、出力端子からは基準電圧Ｖｒｅｆに
対する−端子入力電圧の大きさに応じてハイレベル又は
ローレベルとなる出力電圧Ｖｏが出力される。該出力電
圧Ｖｏは、Ｄフリップフロップ（８）のＲ端子に印加さ
れる。また、（１３）は直列抵抗群の一部を構成する抵
抗（１）と並列接続される抵抗である。また、（１４）
はＰＭＯＳトランジスタ（スイッチ回路）であり、ゲー
トは比較回路（１２）の出力端子と接続され、ソースは
電源Ｖｄｄと接続され、ドレインは抵抗（１３）の一端
と接続されている。即ち、抵抗（１３）及びＰＭＯＳト
ランジスタ（１４）から成る直列体が抵抗（１）の両端
に並列接続された状態にある。尚、抵抗（１３）は、Ｐ
ＭＯＳトランジスタ（１４）の特性補償用の抵抗であ
り、ＰＭＯＳトランジスタ（１４）のオン抵抗のばらつ
きが直列抵抗群（１）（２）（３）の並列接続部分に与
える影響を小さくする目的で設けられている。
り、−端子には直列抵抗群の一部を構成する抵抗（２）
（３）の接続点電圧が印加され、＋端子には基準電圧Ｖ
ｒｅｆが印加され、出力端子からは基準電圧Ｖｒｅｆに
対する−端子入力電圧の大きさに応じてハイレベル又は
ローレベルとなる出力電圧Ｖｏが出力される。該出力電
圧Ｖｏは、Ｄフリップフロップ（８）のＲ端子に印加さ
れる。また、（１３）は直列抵抗群の一部を構成する抵
抗（１）と並列接続される抵抗である。また、（１４）
はＰＭＯＳトランジスタ（スイッチ回路）であり、ゲー
トは比較回路（１２）の出力端子と接続され、ソースは
電源Ｖｄｄと接続され、ドレインは抵抗（１３）の一端
と接続されている。即ち、抵抗（１３）及びＰＭＯＳト
ランジスタ（１４）から成る直列体が抵抗（１）の両端
に並列接続された状態にある。尚、抵抗（１３）は、Ｐ
ＭＯＳトランジスタ（１４）の特性補償用の抵抗であ
り、ＰＭＯＳトランジスタ（１４）のオン抵抗のばらつ
きが直列抵抗群（１）（２）（３）の並列接続部分に与
える影響を小さくする目的で設けられている。
【００１３】以下、図１の比較回路（１２）のヒステリ
シス動作について図３の特性図を用いて説明する。ここ
で、図３の横軸は電源Ｖｄｄを表し、縦軸は比較回路
（１２）の出力電圧Ｖｏを表している。まず、電源Ｖｄ
ｄが投入された時点に於いては、抵抗（２）（３）の接
続点電圧は基準電圧Ｖｒｅｆに至っていない。従って、
比較回路（１２）からはハイレベルの出力電圧Ｖｏが出
力される。該出力電圧Ｖｏは電源Ｖｄｄと等しい値で変
化し、論理上ハイレベルと認識される。よって、ＰＭＯ
Ｓトランジスタ（１４）がオフした状態となっている。
そして、電源Ｖｄｄが上昇して電圧Ｖ１に至り、この時
の抵抗（２）（３）の接続点電圧が基準電圧Ｖｒｅｆを
越えると、比較回路（１２）の出力電圧Ｖｏはハイレベ
ルからローレベルに反転する。この際、ＰＭＯＳトラン
ジスタ（１４）はオンし、抵抗（１）（１３）が並列接
続された状態となる。即ち、抵抗（１）の両端のインピ
ーダンスは比較回路（１２）の出力電圧Ｖｏがハイレベ
ルからローレベルに反転する前に比べて小さくなる。従
って、比較回路（１２）の−端子入力電圧は上昇する。
その後、電源Ｖｄｄが電圧Ｖ１より大きい状態から下降
する場合を考える。この場合、比較回路（１２）の上記
した出力反転動作に伴い抵抗（２）（３）の接続点電圧
が上昇している為、比較回路（１２）の出力電圧Ｖｏ
は、電源電圧Ｖｄｄが電圧Ｖ１まで下降しても上記電源
上昇時と同じ軌跡でハイレベルに反転せず、破線に示す
如く更にＶ２（＜Ｖ１）まで下降した時点で初めてハイ
レベルに反転することになる。従って、比較回路（１
２）はスレッショルド電圧がＶ１及びＶ２と２種類設定
されたヒステリシス特性を有している。これにより、電
源電圧Ｖｄｄがノイズ等の影響を受けて変動を生じた場
合であっても、比較回路（１２）からは安定した出力電
圧Ｖｏを得ることができる。言い換えれば、電源投入に
伴いＤフリップフロップ（８）がイニシャルリセットさ
れた後、電源電圧Ｖｄｄの変動の影響を受けてＤフリッ
プフロップ（８）が再びリセットされる誤動作を未然に
防止できる。因みに、Ｄフリップフロップ（８）は、電
源電圧ＶｄｄがＶａ〜Ｖ１まで上昇する間、イニシャル
リセットされている。
シス動作について図３の特性図を用いて説明する。ここ
で、図３の横軸は電源Ｖｄｄを表し、縦軸は比較回路
（１２）の出力電圧Ｖｏを表している。まず、電源Ｖｄ
ｄが投入された時点に於いては、抵抗（２）（３）の接
続点電圧は基準電圧Ｖｒｅｆに至っていない。従って、
比較回路（１２）からはハイレベルの出力電圧Ｖｏが出
力される。該出力電圧Ｖｏは電源Ｖｄｄと等しい値で変
化し、論理上ハイレベルと認識される。よって、ＰＭＯ
Ｓトランジスタ（１４）がオフした状態となっている。
そして、電源Ｖｄｄが上昇して電圧Ｖ１に至り、この時
の抵抗（２）（３）の接続点電圧が基準電圧Ｖｒｅｆを
越えると、比較回路（１２）の出力電圧Ｖｏはハイレベ
ルからローレベルに反転する。この際、ＰＭＯＳトラン
ジスタ（１４）はオンし、抵抗（１）（１３）が並列接
続された状態となる。即ち、抵抗（１）の両端のインピ
ーダンスは比較回路（１２）の出力電圧Ｖｏがハイレベ
ルからローレベルに反転する前に比べて小さくなる。従
って、比較回路（１２）の−端子入力電圧は上昇する。
その後、電源Ｖｄｄが電圧Ｖ１より大きい状態から下降
する場合を考える。この場合、比較回路（１２）の上記
した出力反転動作に伴い抵抗（２）（３）の接続点電圧
が上昇している為、比較回路（１２）の出力電圧Ｖｏ
は、電源電圧Ｖｄｄが電圧Ｖ１まで下降しても上記電源
上昇時と同じ軌跡でハイレベルに反転せず、破線に示す
如く更にＶ２（＜Ｖ１）まで下降した時点で初めてハイ
レベルに反転することになる。従って、比較回路（１
２）はスレッショルド電圧がＶ１及びＶ２と２種類設定
されたヒステリシス特性を有している。これにより、電
源電圧Ｖｄｄがノイズ等の影響を受けて変動を生じた場
合であっても、比較回路（１２）からは安定した出力電
圧Ｖｏを得ることができる。言い換えれば、電源投入に
伴いＤフリップフロップ（８）がイニシャルリセットさ
れた後、電源電圧Ｖｄｄの変動の影響を受けてＤフリッ
プフロップ（８）が再びリセットされる誤動作を未然に
防止できる。因みに、Ｄフリップフロップ（８）は、電
源電圧ＶｄｄがＶａ〜Ｖ１まで上昇する間、イニシャル
リセットされている。
【００１４】特に、図１に於いて、スレッショルド電圧
Ｖ１及びＶ２を低く設定した場合であっても、抵抗
（２）（３）の接続点電圧は直接、比較回路（１２）の
−端子に比較的低インピーダンスで印加される為、スレ
ッショルド電圧Ｖ１及びＶ２が図４の従来回路の比較回
路（４）の様に変動してしまうことはない。従って、集
積回路上に比較回路（１２）を作り込む際のスレッショ
ルド電圧の設計が容易となる。尚、図１に於ける印字動
作については図４の従来回路の印字動作と同じであるの
で、その説明を省略する。
Ｖ１及びＶ２を低く設定した場合であっても、抵抗
（２）（３）の接続点電圧は直接、比較回路（１２）の
−端子に比較的低インピーダンスで印加される為、スレ
ッショルド電圧Ｖ１及びＶ２が図４の従来回路の比較回
路（４）の様に変動してしまうことはない。従って、集
積回路上に比較回路（１２）を作り込む際のスレッショ
ルド電圧の設計が容易となる。尚、図１に於ける印字動
作については図４の従来回路の印字動作と同じであるの
で、その説明を省略する。
【００１５】次に、図２は本発明の他の実施例を示す図
である。尚、図２の構成の中で図１と同じ構成について
は同一番号を記しその説明を省略するものとする。図２
に於いて、（１５）は、直列抵抗群の一部を構成する抵
抗（３）と並列接続される抵抗である。（１６）はＮＭ
ＯＳトランジスタ（スイッチ回路）であり、ゲートは比
較回路（１２）の出力端子と接続され、ドレインは抵抗
（１５）の一端と接続され、ソースは接地されている。
即ち、抵抗（１５）及びＮＭＯＳトランジスタ（１６）
の直列体が抵抗（３）に並列接続された状態となってい
る。尚、抵抗（１５）も抵抗（１３）と同様の理由で設
けられている。
である。尚、図２の構成の中で図１と同じ構成について
は同一番号を記しその説明を省略するものとする。図２
に於いて、（１５）は、直列抵抗群の一部を構成する抵
抗（３）と並列接続される抵抗である。（１６）はＮＭ
ＯＳトランジスタ（スイッチ回路）であり、ゲートは比
較回路（１２）の出力端子と接続され、ドレインは抵抗
（１５）の一端と接続され、ソースは接地されている。
即ち、抵抗（１５）及びＮＭＯＳトランジスタ（１６）
の直列体が抵抗（３）に並列接続された状態となってい
る。尚、抵抗（１５）も抵抗（１３）と同様の理由で設
けられている。
【００１６】図２に於いては、電源Ｖｄｄの投入時には
ＮＭＯＳトランジスタ（１６）がオンした状態にある。
その後、電源Ｖｄｄが電圧Ｖ１に至りこの時の抵抗
（１）（２）の分圧値が基準電圧Ｖｒｅｆを越えると、
比較回路（１２）の出力電圧Ｖｏがハイレベルからロー
レベルに反転してＮＭＯＳトランジスタ（１６）がオフ
して抵抗（１）（２）の接続点電圧を上昇させる。一
方、電源Ｖｄｄが電圧Ｖ１より大きい状態から下降する
場合、比較回路（１２）の−端子入力電圧がＮＭＯＳト
ランジスタ（１６）のオフにより上昇していることか
ら、電源Ｖｄｄが電圧Ｖ１より更に低い電圧Ｖ２まで下
降した時点で、比較回路（１２）の出力電圧Ｖｏはロー
レベルからハイレベルに反転する。即ち、図２の本発明
回路に使用される比較回路（１２）も図３のヒステリシ
ス特性を有し、上記した図１の本発明回路と同じ効果を
得ることができる。
ＮＭＯＳトランジスタ（１６）がオンした状態にある。
その後、電源Ｖｄｄが電圧Ｖ１に至りこの時の抵抗
（１）（２）の分圧値が基準電圧Ｖｒｅｆを越えると、
比較回路（１２）の出力電圧Ｖｏがハイレベルからロー
レベルに反転してＮＭＯＳトランジスタ（１６）がオフ
して抵抗（１）（２）の接続点電圧を上昇させる。一
方、電源Ｖｄｄが電圧Ｖ１より大きい状態から下降する
場合、比較回路（１２）の−端子入力電圧がＮＭＯＳト
ランジスタ（１６）のオフにより上昇していることか
ら、電源Ｖｄｄが電圧Ｖ１より更に低い電圧Ｖ２まで下
降した時点で、比較回路（１２）の出力電圧Ｖｏはロー
レベルからハイレベルに反転する。即ち、図２の本発明
回路に使用される比較回路（１２）も図３のヒステリシ
ス特性を有し、上記した図１の本発明回路と同じ効果を
得ることができる。
【００１７】
【発明の効果】本発明によれば、比較回路の比較出力に
応じてスイッチ回路をオンオフ制御することにより、比
較回路の他方の入力端子に印加される直列抵抗群の所定
の分圧値を可変する様にした。これにより、比較回路は
ヒステリシス特性を持つことができ、直列抵抗群の分圧
値をそのまま比較回路の他方の入力端子に印加すること
ができる。従って、比較回路に予め設定される２つのス
レッショルド電圧が素子特性等により変化する不都合を
解消できる。よって、集積化に於けるシステム設計及び
スレッショルド電圧の精度を改善できる利点が得られ
る。
応じてスイッチ回路をオンオフ制御することにより、比
較回路の他方の入力端子に印加される直列抵抗群の所定
の分圧値を可変する様にした。これにより、比較回路は
ヒステリシス特性を持つことができ、直列抵抗群の分圧
値をそのまま比較回路の他方の入力端子に印加すること
ができる。従って、比較回路に予め設定される２つのス
レッショルド電圧が素子特性等により変化する不都合を
解消できる。よって、集積化に於けるシステム設計及び
スレッショルド電圧の精度を改善できる利点が得られ
る。
【図１】本発明の電源電圧検出回路の一実施例を示す図
である。
である。
【図２】本発明の電源電圧検出回路の他の実施例を示す
図である。
図である。
【図３】図１及び図２の特性を示す特性図である。
【図４】従来の電源電圧検出回路を示す図である。
【図５】図４の特性を示す特性図である。
（１）（２）（３）（１３）（１５） 抵抗 （１２） 比較回路 （１４） ＰＭＯＳトランジスタ （１５） ＮＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｂ４１Ｊ 29/38 Ｃ Ｂ
Claims (5)
- 【請求項１】 第１電源と第２電源との間に直列接続さ
れた直列抵抗群と、 前記直列抵抗群の一部に並列接続されるスイッチ回路
と、 一方の入力端子に基準電圧が印加されると共に他方の入
力端子に前記直列抵抗群の所定の分圧値が印加され、前
記基準電圧に対する前記分圧値の大きさに応じた比較出
力によって前記スイッチ回路をオン又はオフすると共に
被制御体を制御する比較回路と、を備え、 前記スイッチ回路をオン又はオフすることにより前記比
較回路にヒステリシスを持たせたことを特徴とする電源
電圧検出回路。 - 【請求項２】 前記スイッチ回路の一端側は前記直列抵
抗群の所定の接続点と接続され、前記スイッチ回路の他
端側は前記第１電源又は前記第２電源と接続されている
ことを特徴とする請求項１記載の電源電圧検出回路。 - 【請求項３】 前記スイッチ回路と直列接続され、前記
直列抵抗群の一部と並列関係を成す並列抵抗を設けたこ
とを特徴とする請求項１記載の電源電圧検出回路。 - 【請求項４】 前記並列抵抗及び前記スイッチ回路から
成る直列体は、前記第１電源又は前記第２電源と前記直
列抵抗群の所定の接続点との間に並列接続され、前記ス
イッチ回路の一端が前記第１電源又は前記第２電源と接
続されていることを特徴とする請求項３記載の電源電圧
検出回路。 - 【請求項５】 前記スイッチ回路はＰチャンネル型ＭＯ
Ｓトランジスタ又はＮチャンネル型ＭＯＳトランジスタ
であることを特徴とする請求項２又は請求項４記載の電
源電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179187A JPH0846501A (ja) | 1994-07-29 | 1994-07-29 | 電源電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179187A JPH0846501A (ja) | 1994-07-29 | 1994-07-29 | 電源電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846501A true JPH0846501A (ja) | 1996-02-16 |
Family
ID=16061466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6179187A Pending JPH0846501A (ja) | 1994-07-29 | 1994-07-29 | 電源電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846501A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2006047943A (ja) * | 2004-07-02 | 2006-02-16 | Nec Electronics Corp | 階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置 |
| EP1717662A1 (en) * | 2005-04-29 | 2006-11-02 | Emma Mixed Signal C.V. | Supervisory and control circuit and operation method thereof |
| JP2007097251A (ja) * | 2005-09-27 | 2007-04-12 | Mitsumi Electric Co Ltd | チャージポンプ式ｌｅｄドライバおよびチャージポンプ回路の制御方法 |
| JP2007311971A (ja) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| CN102111133A (zh) * | 2011-03-29 | 2011-06-29 | 无锡中星微电子有限公司 | 迟滞电路 |
| JP2020113813A (ja) * | 2019-01-08 | 2020-07-27 | 富士電機株式会社 | リセット回路 |
-
1994
- 1994-07-29 JP JP6179187A patent/JPH0846501A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2006047943A (ja) * | 2004-07-02 | 2006-02-16 | Nec Electronics Corp | 階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置 |
| EP1717662A1 (en) * | 2005-04-29 | 2006-11-02 | Emma Mixed Signal C.V. | Supervisory and control circuit and operation method thereof |
| JP2007097251A (ja) * | 2005-09-27 | 2007-04-12 | Mitsumi Electric Co Ltd | チャージポンプ式ｌｅｄドライバおよびチャージポンプ回路の制御方法 |
| JP2007311971A (ja) * | 2006-05-17 | 2007-11-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| CN102111133A (zh) * | 2011-03-29 | 2011-06-29 | 无锡中星微电子有限公司 | 迟滞电路 |
| JP2020113813A (ja) * | 2019-01-08 | 2020-07-27 | 富士電機株式会社 | リセット回路 |
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