CN102110470A - Mtp器件单元结构及其操作方法 - Google Patents

Abstract

本发明公开了一种MTP器件单元结构，编程端(WL)在选择晶体管(10)的一侧，漏端(BL)在编程晶体管(20)的一侧，编程端(WL)或漏端(BL)处具有一串联电阻。本发明还公开了所述MTP器件单元结构的操作方法。本发明可以适用于编程晶体管具有较厚的栅氧化层的情况，并能提高编程速度、加强编程效率。

Description

MTP器件单元结构及其操作方法

技术领域

本发明涉及一种NVM(Non Volatile Memory，非易失性存储器)，特别是涉及一种MTP(Multi-Time Programmable，可多次编程)的NVM器件。

背景技术

中国发明专利申请公布说明书CN101373634A(公开日2009年2月25日)公开了一种MTP器件单元结构，其可以通过普通的CMOS逻辑工艺制造，而无需增加任何额外的掩膜或工艺步骤。

请参阅图1a，上述专利申请所公开的一种现有的MTP单元结构包括选择晶体管10、编程晶体管20和擦除晶体管30。选择晶体管10的源极11作为漏端BL，选择晶体管10的栅极12作为选择端SG，选择晶体管10的漏极13与编程晶体管20的源极21相连接。编程晶体管20的栅极与擦除晶体管30的栅极为同一个浮栅(floating poly)22。编程晶体管20的漏极23、选择晶体管10所在n阱14、编程晶体管20所在n阱24三者相连接，并作为编程端WL。擦除晶体管30的源极31和漏极33连接在一起作为擦除端EG。擦除晶体管30所在p型衬底或n阱34接地。

图1a所示的MTP器件单元结构中，选择晶体管10为PMOS，位于n阱14中；编程晶体管20也是PMOS，位于n阱24中；擦除晶体管30为NMOS，位于p型衬底或n阱34中。n阱14与n阱24可以是同一个n阱，也可以是不同n阱。n阱34则与n阱14、n阱24都不相同。

请参阅图1b，这是上述专利申请所公开的另一种现有的MTP单元结构，与图1a的区别是，擦除晶体管30由NMOS换成了PMOS。此时，擦除晶体管30位于n阱34中。n阱34则与n阱14、n阱24都不相同。擦除晶体管30的源极31、漏极33和所在n阱34连接在一起作为擦除端EG。

对于普通的MOS晶体管而言，其源极和漏极是可以互换的，取决于如何说明和定义。因此上述图1a和图1b所示的MTP器件单元结构中，选择晶体管10的源极11和漏极13可以互换，编程晶体管20的源极21和漏极23可以互换，擦除晶体管30的源极31和漏极33可以互换。

上述MTP器件单元结构的编程方法可以采用CHE(channel hot electroninjection，沟道热电子注入)机制、或者BBHE(band-to-band-tunnelingindeced hot electron injection，带带隧穿热电子注入)机制、SSI(sourceside injection，源极侧注入)机制、FN(Fowler-Nordheim tunneling，福勒-诺德海姆隧穿)机制等。上述MTP器件单元结构的擦除方法可以采用FN机制、或者BBHE机制、CHE机制等。

上述MTP器件单元结构具有如下缺点：

第一，由于编程端WL在编程晶体管20的一侧，那么选择晶体管10与编程晶体管20中间共用的浮接p型重掺杂区(即相连接的选择晶体管10的漏端13和编程晶体管20的源端21)的电位会对浮栅22产生反耦合效果，使得沟道电流变小，影响编程效果。更详细的内容可以参考《Single PolyPMOS-based CMOS-Compatible low voltage OTP》(《Proc.of SPIE》第5837卷第953～960页)中对于耦合关系的描述。

第二，上述MTP器件单元结构在编程时，编程晶体管20的沟道中受碰撞电离产生的空穴需漂移2个沟道区域(即编程晶体管20的沟道区域和选择晶体管10的沟道区域)，才能被负电源漏端BL吸收，这大大影响了MTP器件的编程速度。

第三，请参阅图3，由于上述两点不足之处，当编程晶体管20的栅氧化层(即浮栅22下方的二氧化硅，有时也称为隧穿氧化层)厚度为较大的Tox2时，栅氧化层的能带弯曲程度较小，沟道区价带Ev顶到栅氧化层导带Ec顶之间的距离较大，空穴在沟道中碰撞电离后产生的电子需要克服较大的势垒才能穿越栅氧化层，这要求较大的能量或较长的时间，表现为编程效率较差。当编程晶体管20的栅氧化层厚度为较小的Tox1时，栅氧化层的弯曲程度较大，沟道区价带Ev顶到栅氧化层导带Ec顶之间的距离较小，电子只需要客服较小的势垒就能穿越栅氧化层，表现为编程效率较好。

请参阅图4，试验发现，上述MTP器件单元结构，在漏端BL接2.5V电压、编程端WL接3.5V电压、选择端SG接0V电压、擦除端EG接0～3.5V电压的读取情况下，当编程晶体管20的栅氧化层厚度为时，在编程电压为9V的情况下，需要编程时间长达1s才能完成编程(图4中正方形)，编程速度非常慢，编程效率太差。因此，现有的MTP器件单元结构，仅能适用于编程晶体管20的栅氧化层厚度较薄的情况()，不能适用于编程晶体管20的栅氧化层厚度较厚的情况(

以上)。

发明内容

本发明所要解决的技术问题是提供一种MTP器件单元结构，既可以适用于较薄的栅氧化层，也可以适用于较厚的栅氧化层，并能提高编程速度、加强编程效率。为此，本发明还要提供所述MTP器件单元结构的操作方法。

为解决上述技术问题，本发明MTP器件单元结构包括选择晶体管10、编程晶体管20和擦除晶体管30；

所述选择晶体管10的源极11与所述选择晶体管10所在n阱14、所述编程晶体管20所在n阱24三者相连接；所述选择晶体管10的栅极12作为选择端SG；所述选择晶体管10的漏极13与编程晶体管20的源极21相连接；

所述编程晶体管20的栅极和擦除晶体管30的栅极为同一个浮栅22；

所述选择晶体管10的源极11串联一电阻作为编程端WL，所述编程晶体管20的漏极23作为漏端BL；或者，所述选择晶体管10的源极11作为编程端WL，所述编程晶体管20的漏极23串联一电阻作为漏端BL；

所述擦除晶体管30的源极31和漏极33相连接作为擦除端EG。

所述MTP器件单元结构的操作方法为：

读取时，在编程端WL加直流电压+1～+3.5V，漏端BL所加直流电压比编程端WL所加直流电压低1V或更多，选择端SG接地，擦除端EG接地、或者与漏端BL同电位、或者与编程端WL同电位；

编程时，在编程端WL加脉冲电压+6～+9V，漏端BL接地，选择端SG接地，擦除端EG接地；

擦除时，在擦除端EG加脉冲电压+10～+17V，编程端WL接地，漏端BL接地或浮接，选择端SG接地或加正电位。

本发明MTP器件单元结构及其操作方法，可以适用于编程晶体管具有较厚的栅氧化层的情况，并能提高编程速度、加强编程效率。

附图说明

图1a、图1b是现有的MTP器件单元结构的两种示意图；

图2a、图2b是本发明MTP器件单元结构的两种示意图；

图3是现有的MTP器件单元结构在编程晶体管的隧穿氧化层具有不同厚度时能带弯曲示意图；

图4是现有的MTP器件单元结构和本发明MTP器件单元结构的编程比较示意图；

图5是本发明MTP器件单元结构具有串联电阻、及不具有串联电阻的比较示意图。

图中附图标记说明：

10为选择晶体管；11为选择晶体管的源极；12为选择晶体管的栅极；13为选择晶体管的漏极；14为选择晶体管所在n阱；20为编程晶体管；21为编程晶体管的源极；22为浮栅；23为编程晶体管的漏极；24为编程晶体管所在n阱；30为擦除晶体管；31为擦除晶体管的源极；33为擦除晶体管的漏极；34为擦除晶体管所在p型衬底或n阱；BL为漏端；WL为编程端；SG为选择端；EG为擦除端。

具体实施方式

请参阅图2a，本发明MTP器件单元结构的一个实施例包括选择晶体管10、编程晶体管20和擦除晶体管30。

选择晶体管10为PMOS晶体管，位于n阱14中。编程晶体管20为PMOS晶体管，位于n阱24中。n阱14与n阱24通常是同一个n阱，也可以是不同的n阱。擦除晶体管30为NMOS晶体管，位于p型衬底或n阱34中。n阱34与n阱14、n阱24均不同。

选择晶体管10的源极11与选择晶体管10所在n阱14、编程晶体管20所在n阱24三者相连接。选择晶体管10的栅极12作为选择端SG。选择晶体管10的漏极13与编程晶体管20的源极21相连接。编程晶体管20的栅极和擦除晶体管30的栅极为同一个浮栅22。

选择晶体管10的源极11串联一电阻作为编程端WL，此时编程晶体管20的漏极23作为漏端BL。或者，编程晶体管20的漏极23串联一电阻作为漏端BL，此时选择晶体管10的源极11作为编程端WL。

擦除晶体管30的源极31和漏极33相连接作为擦除端EG。擦除晶体管30所在p型衬底或n阱34接地。

请参阅图2b，本发明MTP器件单元结构的另一个实施例也可以是将图2a中的擦除晶体管30由NMOS改为PMOS。此时，擦除晶体管30位于n阱34中。n阱34与n阱14、n阱24均不同。擦除晶体管30的源极31、漏极33和所在n阱34三者相连接，并作为擦除端EG。

与现有的MTP器件单元结构不同，本发明MTP器件单元结构中，编程晶体管20的栅氧化层的厚度可以是

。

为了降低擦除电压，擦除晶体管30的栅极面积(即浮栅22在擦除晶体管30上的部分)要比编程晶体管20的栅极面积(即浮栅22在编程晶体管20上的部分)要小的多。优选情况下，擦除晶体管30的栅极面积与编程晶体管20的栅极面积的比值为10％-40％。

本发明MTP器件单元结构具有如下优点：

第一，漏端BL设置在编程晶体管20的一侧。一方面，编程时，漏端BL作为负电源端，编程晶体管20的沟道中受碰撞电离产生的空穴可以直接被负电源端BL吸收，这有利于产生更多的热电子，从而提高编程效率。另一方面，克服了选择晶体管10与编程晶体管20中间共用的浮接p型重掺杂区(即相连接的选择晶体管10的漏端13和编程晶体管20的源端21)的电位对浮栅22产生的反耦合效果。由于空穴可以直接被漏端BL吸收，以及改善了所述反耦合效果，本发明MTP器件的单元结构便可以适用于较厚的栅氧化层，当然也适用于较薄的栅氧化层。

请参阅图4，试验发现，在漏端BL接2.5V电压、编程端WL接3.5V电压、选择端SG接0V电压、擦除端EG接0～3.5V电压的读取情况下，对于图1a、图1b所示的现有的MTP器件单元结构，编程电压为7V、编程时间为100μs时不能完成编程(图4中三角形)。要完成编程，编程电压要达到9V，编程时间要达到1s(图4中正方形)，编程效率差。对于图2a、图2b所示的本发明MTP器件单元结构，编程电压为7V、编程时间为100μs时就能完成编程(图4中菱形)，编程效率大大提高了。

第二，在编程端WL或漏端BL串联一电阻，进行限流及稳定编程电压，以防止读取时误编程的产生。

如果在编程端WL和漏端BL都没有串联电阻，则很容易产生误编程(soft program)现象。当编程晶体管20的隧穿氧化层较薄时，由于编程效率过高，会导致编程电压不稳定，面内分布不均匀，可能会发生较小的编程电压就能完成编程。此时的编程电压与读取时的电压非常接近，可能会导致读取时发生误编程，导致MTP器件失效。

请参阅图5，试验发现，在漏端BL接2.5V电压、编程端WL接3.5V电压、选择端SG接0V电压、擦除端EG接0～3.5V电压的读取情况下，对于图2a、图2b所示的本发明MTP器件单元结构，如果在编程端WL和漏端BL均不串联电阻时，编程电压为4V、编程时间为100μs就能完成编程(图5中正方形)，这样由于读取电压(3.5V)与4V接近，会引起读取时误编程现象。而在编程端WL或漏端BL串联500Ω电阻后，编程电压为4V时不能完成编程(图5中三角形)；编程电压要达到7V，编程时间为100μs才能完成编程(图5中菱形)，从而避免读取时误编程现象。

串联电阻的阻值为200～1500Ω。如果串联电阻的阻值太小，将起不到限流稳压作用。如果串联电阻的阻值太大，会使编程时沟道电流太小而影响编程效果，导致编程效率低下。

本发明MTP器件单元结构可以按照如下示例性方式组成MTP器件阵列，即：成列的单元结构的漏端BL按照每列分别连接作为位线，成行的单元结构的编程端WL按照每行分别连接作为字线，成行的单元结构的选择端SG按照每行分别连接作为选择线，成行的单元结构的擦除端EG按照每行分别连接作为擦除线。

本发明MTP器件单元结构的读取方法是：在编程端WL加直流电压+1～+3.5V，漏端BL所加直流电压比编程端WL所加直流电压低0.5～3V且大于或等于0V，选择端SG接地，擦除端EG接地、或者与漏端BL同电位、或者与编程端WL同电位。

上述读取方法同样适用于MTP器件阵列，此时对于同一位线或同一字线但不需要读取的MTP器件单元结构，选择端SG和/或漏端BL与编程端WL同电位。

本发明MTP器件单元结构的编程方法是(以CHE机制为例)：在编程端WL加脉冲电压+6～+9V，漏端BL接地，选择端SG接地，擦除端EG接地。

上述编程方法同样适用于MTP器件阵列，此时对于同一位线或同一字线但不需要编程的MTP器件单元结构，选择端SG和/或漏端BL与编程端WL同电位。

上述MTP器件单元结构的编程方法以CHE机制为例，本申请也可采用BBHE机制、SSI机制、FN机制等。

本发明MTP器件的擦除方法是(以FN机制为例)：在擦除端EG加脉冲电压+10～+17V，编程端WL接地，漏端BL接地或浮接，选择端SG接地或加正电位。

上述擦除方法同样适用于MTP器件阵列，此时对于同一位线或同一字线但不需要擦除的MTP器件单元结构，擦除端EG接地或者浮接。

上述MTP器件单元结构的擦除方法以FN机制为例，本申请也可采用BBHE机制、CHE机制等。

综上所述，本发明提供了一种新型的MTP器件单元结构，其编程端WL在选择晶体管的一侧，漏端BL在编程晶体管的一侧，通过在编程端WL或漏BL串联一电阻克服了有可能出现的读取时误编程现象，这种MTP器件单元结构可以适用于

厚度的编程晶体管的栅氧化层，从而突破了现有MTP器件单元结构的应用局限。

Claims (9)

1.一种MTP器件单元结构，其特征是，包括选择晶体管(10)、编程晶体管(20)和擦除晶体管(30)；

所述选择晶体管(10)的源极(11)与所述选择晶体管(10)所在n阱(14)、所述编程晶体管(20)所在n阱(24)三者相连接；所述选择晶体管(10)的栅极(12)作为选择端(SG)；所述选择晶体管(10)的漏极(13)与编程晶体管(20)的源极(21)相连接；

所述编程晶体管(20)的栅极和擦除晶体管(30)的栅极为同一个浮栅(22)；

所述选择晶体管(10)的源极(11)串联一电阻作为编程端(WL)，所述编程晶体管(20)的漏极(23)作为漏端(BL)；或者，所述选择晶体管(10)的源极(11)作为编程端(WL)，所述编程晶体管(20)的漏极(23)串联一电阻作为漏端(BL)；

所述擦除晶体管(30)的源极(31)和漏极(33)相连接作为擦除端(EG)。

2.根据权利要求1所述的MTP器件单元结构，其特征是，所述选择晶体管(10)和编程晶体管(20)均为PMOS，所述擦除晶体管(30)为NMOS或PMOS。

3.根据权利要求2所述的MTP器件单元结构，其特征是，所述选择晶体管(10)位于n阱(14)中，所述编程晶体管(20)位于n阱(24)中，所述n阱(14)和n阱(24)为同一个n阱或不同n阱；

当所述擦除晶体管(30)为NMOS时，所述擦除晶体管(30)位于p型衬底或n阱(34)中，所述n阱(34)与n阱(14)、n阱(24)均不同；

当所述擦除晶体管(30)为PMOS时，所述擦除晶体管(30)位于n阱(34)中，所述n阱(34)与n阱(14)、n阱(24)均不同。

4.根据权利要求2所述的MTP器件单元结构，其特征是，

当所述擦除晶体管(30)为NMOS时，所述擦除晶体管(30)的源极(31)和漏极(33)相连接作为擦除端(EG)，所述擦除晶体管(30)所在p型衬底或n阱(34)接地；

当所述擦除晶体管(30)为PMOS时，所述擦除晶体管(30)的源极(31)、漏极(33)和所在n阱(34)三者相连接，并作为擦除端(EG)。

5.根据权利要求1所述的MTP器件单元结构，其特征是，所述在编程端(WL)或漏端(BL)串联的电阻的阻值为200～1500Ω。

6.根据权利要求1所述的MTP器件单元结构，其特征是，所述擦除晶体管(30)的栅极面积与所述编程晶体管(20)的栅极面积的比值为0.1～0.4。

7.根据权利要求1所述的MTP器件单元结构，其特征是，所述编程晶体管(20)的栅氧化层厚度为

8.如权利要求1所述的MTP器件单元结构的操作方法，其特征是，

读取时，在编程端(WL)加直流电压+1～+3.5V，漏端(BL)所加直流电压比编程端(WL)所加直流电压低0.5～3V且大于或等于0V，选择端(SG)接地，擦除端(EG)接地或者与漏端(BL)同电位或者与编程端(WL)同电位；

编程时，在编程端(WL)加脉冲电压+6～+9V，漏端(BL)接地，选择端(SG)接地，擦除端(EG)接地；

擦除时，在擦除端(EG)加脉冲电压+10～+17V，编程端(WL)接地，漏端(BL)接地或浮接，选择端(SG)接地或加正电位。

9.根据权利要求8所述的MTP器件单元结构的操作方法，其特征是，

读取时，对于同一位线或同一字线但不需要读取的MTP器件单元结构，选择端(SG)和/或漏端(BL)与编程端(WL)同电位；

编程时，对于同一位线或同一字线但不需要编程的MTP器件单元结构，选择端(SG)和/或漏端(BL)与编程端(WL)同电位。

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