CN102097354A - 功率器件耐压区的形成方法 - Google Patents

功率器件耐压区的形成方法 Download PDF

Info

Publication number
CN102097354A
CN102097354A CN2009102011777A CN200910201177A CN102097354A CN 102097354 A CN102097354 A CN 102097354A CN 2009102011777 A CN2009102011777 A CN 2009102011777A CN 200910201177 A CN200910201177 A CN 200910201177A CN 102097354 A CN102097354 A CN 102097354A
Authority
CN
China
Prior art keywords
epitaxial loayer
groove array
layer
protective layer
power device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009102011777A
Other languages
English (en)
Inventor
张宏
韩永召
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2009102011777A priority Critical patent/CN102097354A/zh
Publication of CN102097354A publication Critical patent/CN102097354A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Element Separation (AREA)

Abstract

一种功率器件耐压区的形成方法，包括：在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在所述第一外延层和第一保护层内形成第一沟槽阵列；形成填充所述第一沟槽阵列的第一填充层；在所述第一外延层和第一填充层表面形成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层至暴露出第二外延层。本发明能够提高功率器件耐压性能。

Description

功率器件耐压区的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及功率器件耐压区的形成方法。
背景技术
功率器件由于耐压的特殊性质，在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子等等方面。众所周知，现有的半导体功率器件的耐压是靠一层较轻的单一导电类型的半导体层(可以是外延或者其他技术制成)实现的，这一层较轻的单一导电类型的半导体材料称为耐压区。对于高压功率器件，导通电阻(或者正向压降)主要是由耐压区性质决定。耐压区的耐压性质由它的掺杂浓度以及厚度有关，浓度越低、厚度越大，则耐压越高。在公开号为CN1056018的中国专利文件中能够发现更多的关于现有功率器件的技术方案。
现有的功率器件结构可以参考图1，包括：漏极区200；形成在漏极区200表面的耐压区210，所述耐压区210包括：长条状的第一缓冲区211和长条状的第二缓冲区212，所述第一缓冲区211的长度为L，宽度为S1；所述第二缓冲区211的长度为L，宽度为S2；第一缓冲区211与第二缓冲区212的导电类型相反；形成在耐压区210表面的外延区220；形成在外延区220内的源极区221；形成在外延区220表面的栅极区230。
在现有的功率器件中，所述耐压区210的长度L越长，功率器件的耐压效果越好，现有的功率器件为了获得足够的耐压，第一缓冲区211的深宽比(L∶S1)或者第二缓冲区212的深宽比(L∶S2)甚至要大于40∶3，从而使得在耐压区210内形成的沟槽的填充相当困难，形成的第一缓冲区211或者第二缓冲区212内会有空隙，导致功率器件失效。
发明内容
本发明解决的问题是耐压区内形成的沟槽的填充困难。
为解决上述问题，本发明提供一种功率器件耐压区的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导体衬底；在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；去除多余的第一填充层和第一保护层直至暴露出第一外延层；在所述第一外延层和第一填充层表面形成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层至暴露出第二外延层。
可选的，所述第一外延层为半导体硅且所述第一外延层具有第一导电类型。
可选的，所述第一外延层的厚度为10微米至20微米。
可选的，第一填充层为半导体硅且所述第一填充层具有第二导电类型。
可选的，所述第一沟槽阵列的形成步骤包括：在所述第一保护层表面形成光刻胶层；采用与所述第一沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第一保护层和所述第一外延层，形成所述第一沟槽阵列。
可选的，所述第二外延层为半导体硅且所述第二外延层具有第一导电类型。
可选的，所述第二外延层的厚度为10微米至20微米。
可选的，第二填充层为半导体硅且所述第二填充层具有第二导电类型。
可选的，所述第二沟槽阵列的形成步骤包括：在所述第二保护层表面形成光刻胶层；采用与所述第二沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第二保护层和所述第二外延层，形成所述第二沟槽阵列。
可选的，其特征在于，在所述第二沟槽阵列的形成步骤所采用的光刻版的图形与在所述第一沟槽阵列的形成步骤采用的光刻版的图形一致或者在所述第二沟槽阵列的形成步骤所采用的光刻版与在所述第一沟槽阵列的形成步骤采用的光刻版为同一光刻版。
与现有技术相比，本发明具有以下优点：本发明提供的功率器件耐压区的形成方法能够形成深宽比大的耐压区，本发明通过形成第一外延层和第一填充层，第一外延层的导电类型与第一填充层相反，在第一外延层和第一填充层表面形成第二外延层和第二填充层，第二外延层的导电类型与第二填充层相反，且第一外延层与第二外延层对应，第一填充层与第二填充层对应，从而能够形成深宽比大的耐压区且第一填充层和第二填充层内没有空隙，使得使用本发明的耐压区的功率器件耐压性能更好。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是现有的功率器件结构示意图；
图2是本发明功率器件耐压区的形成方法的一实施例的流程示意图；
图3至图14为本发明功率器件耐压区的形成方法的一实施例的过程示意图。
具体实施方式
由背景技术可知，现有的功率器件的耐压区的深宽比要大于40∶3，从而使得在耐压区内形成的沟槽的填充相当困难，形成的第一缓冲区或者第二缓冲区内会有空隙，导致功率器件失效。
为此，本发明的发明人提出一种功率器件耐压区的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第一保护层；在所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导体衬底；在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；去除多余的第一填充层和第一保护层直至暴露出第一外延层；在所述第一外延层和第一填充层表面形成第二外延层；在所述第二外延层表面形成第二保护层；在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；去除多余的第二填充层和第二保护层至暴露出第二外延层。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明功率器件耐压区的形成方法的一实施例的流程示意图，图3至图14为本发明功率器件耐压区的形成方法的一实施例的过程示意图。下面结合图2至图14对本发明的功率器件耐压区的形成方法进行说明。
步骤S101，提供半导体衬底。
参考图3，所述的半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。
需要特别指出的是，所述半导体衬底100为具有一定掺杂浓度的n+型衬底，用于形成功率器件的漏极区，在本实施例中，所述半导体衬底100为磷掺杂的n+型衬底，在其他实施例中，所述半导体衬底100也可以根据制备功率器件类型不同而适当的选择掺杂类型的半导体衬底以及其他电阻率的半导体衬底，在此特地说明，不应过分限制本发明的保护范围。
步骤S102，在所述半导体衬底100表面形成第一外延层。
参考图4，所述第一外延层110的材料为半导体硅，所述第一外延层110具有第一导电类型，例如为n型或者为p型，所述第一外延层110的厚度为10微米至20微米，在本实施例中，所述第一外延层110为n型半导体硅，在半导体衬底100表面形成第一外延层110的工艺可以选用公知的外延工艺，具体工艺在这里不做赘述。
所述第一外延层110的离子掺杂浓度要低于半导体衬底100的离子浓度，具体的所述第一外延层110的离子掺杂浓度由功率器件的参数决定，本领域的技术人员可以根据所需要制备的功率器件的参数来选定第一外延层110的离子掺杂浓度，在此特地说明，不应过分限制本发明的保护范围。
步骤S103，在所述第一外延层表面形成第一保护层。
参考图5，所述第一保护层120材料选自氧化硅或者氮化硅，所述第一保护层120用于在后续的等离子刻蚀工艺保护所述第一外延层110，避免在等离子体的物理轰击作用下产生晶格损伤，所述第一保护层120的形成工艺为化学气相沉积工艺。
步骤S104，在所述第一外延层110和第一保护层120内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导体衬底100。
参考图6，所述第一沟槽阵列111的形成步骤包括：在所述第一保护层120表面形成光刻胶层(未图示)；采用与所述第一沟槽阵列111对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形(未图示)；以所述光刻胶图形为掩膜，依次刻蚀第一保护层120和所述第一外延层110，形成所述第一沟槽阵列111。
步骤S105，在所述第一保护层120表面形成填充所述第一沟槽阵列111的第一填充层。
参考图7，所述第一填充层130的导电类型与所述第一外延层110的导电类型相反，具有第二导电类型，具体地，所述第一外延层110的导电类型为n型，则所述第一填充层130的导电类型为p型；所述第一外延层110的导电类型为p型，则所述第一填充层130的导电类型为n型。
为了便于理解本发明，在本实施例中所述第一填充层130的导电类型为p型，所述第一填充层130材料选自p型硅。
所述第一填充层130的形成工艺可以为原子层堆积工艺或者为化学气相沉积工艺。
步骤S106，去除多余的第一填充层130和第一保护层120直至暴露出第一外延层110。
参考图8，在步骤S105中形成第一填充层130会有部分第一填充层130形成在第一保护层120表面，在步骤S106，采用化学机械抛光工艺去除第一填充层130和第一保护层120，直至暴露出第一外延层110。
步骤S107，在所述第一外延层110和第一填充层130表面形成第二外延层；
参考图9，所述第二外延层140的材料为半导体硅，所述第二外延层140具有第一导电类型，例如为n型或者为p型，所述第二外延层140的厚度为10微米至20微米，在本实施例中，所述第二外延层140为n型半导体硅，在半导体衬底100表面形成第二外延层140的工艺可以选用公知的外延工艺，具体工艺在这里不做赘述。
步骤S108，在所述第二外延层表面140形成第二保护层。
参考图10，所述第二保护层150材料选自氧化硅或者氮化硅，所述第二保护层150用于在后续的等离子刻蚀工艺保护所述第二外延层140，避免在等离子体的物理轰击作用下产生晶格损伤，所述第二保护层140的形成工艺为化学气相沉积工艺。
步骤S109，在所述第二外延层140和第二保护层150内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应。
参考图11，所述第二沟槽阵列141的形成步骤包括：在所述第二保护层150表面形成光刻胶层(未图示)；采用与所述第二沟槽阵列141对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形(未图示)；以所述光刻胶图形为掩膜，依次刻蚀第二保护层150和所述第二外延层140，形成所述第二沟槽阵列141。
在这里需要特别在指出的是，在所述第二沟槽阵列141的形成步骤所采用的光刻版的图形可以与在所述第一沟槽阵列111的形成步骤采用的光刻版的图形一致或者在所述第二沟槽阵列141的形成步骤所采用的光刻版与在所述第一沟槽阵列111的形成步骤采用的光刻版为同一光刻版，以保证所述第二沟槽阵列141的沟槽与第一沟槽阵列11的沟槽对应。
步骤S110，在所述第二保护层150表面形成填充所述第二沟槽阵列的第二填充层。
参考图12，所述第二填充层160的导电类型与所述第二外延层140的导电类型相反，具有第二导电类型，具体地，所述第二外延层140的导电类型为n型，则所述第二填充层160的导电类型为p型；所述第二外延层140的导电类型为p型，则所述第二填充层160的导电类型为n型。
所述第二填充层160的形成工艺可以为原子层堆积工艺或者为化学气相沉积工艺。
步骤S111，去除多余的第二填充层160和第二保护层150至暴露出第二外延层140。
参考图13，在步骤S110中形成第二填充层160会有部分第二填充层160形成在第二保护层150表面，在步骤S111，采用化学机械抛光工艺去除第二填充层160和第二保护层150，直至暴露出第二外延层140。
在步骤S111完成后，还可在第二外延层140和第二填充层160表面形成功率器件的源极区和栅极区，参考图14，形成功率器件的源极区172步骤包括：在第二外延层140和第二填充层160表面形成n型的外延层170；采用离子注入工艺在所述外延层170内形成p阱171；采用离子注入工艺在p阱171内形成p+的源极区172以及位于源极区172两侧的n阱173；在所述外延层170表面形成栅极区180，所述栅极区180包括栅氧层(未图示)，位于栅氧层的多晶硅层(未图示)。
所述功率器件的源极区和漏极区可以是现有的功率器件的源极区和漏极区的形成工艺，在这里就不再赘述。
本发明提供的功率器件耐压区的形成方法能够形成深宽比大的耐压区，本发明通过形成第一外延层110和第一填充层130，第一外延层110的导电类型与第一填充层130相反，在第一外延层110和第一填充层130表面形成第二外延层140和第二填充层160，第二外延层140的导电类型与第二填充层160相反，且第一外延层110与第二外延层140对应，第一填充层130与第二填充层160对应，从而能够形成深宽比大的耐压区且第一填充层130和第二填充层160内没有空隙，使得使用本发明的耐压区的功率器件耐压性能更好。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种功率器件耐压区的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一外延层；
在所述第一外延层表面形成第一保护层；
在所述第一外延层和第一保护层内形成第一沟槽阵列，所述第一沟槽阵列的沟槽暴露出半导体衬底；
在所述第一保护层表面形成填充所述第一沟槽阵列的第一填充层；
去除多余的第一填充层和第一保护层直至暴露出第一外延层；
在所述第一外延层和第一填充层表面形成第二外延层；
在所述第二外延层表面形成第二保护层；
在所述第二外延层和第二保护层内形成第二沟槽阵列，所述第二沟槽阵列的沟槽与第一沟槽阵列的沟槽对应；
在所述第二保护层表面形成填充所述第二沟槽阵列的第二填充层；
去除多余的第二填充层和第二保护层至暴露出第二外延层。
2.如权利要求1所述的功率器件耐压区的形成方法，其特征在于，所述第一外延层为半导体硅且所述第一外延层具有第一导电类型。
3.如权利要求1所述的功率器件耐压区的形成方法，其特征在于，所述第一外延层的厚度为10微米至20微米。
4.如权利要求2所述的功率器件耐压区的形成方法，其特征在于，第一填充层为半导体硅且所述第一填充层具有第二导电类型。
5.如权利要求1所述的功率器件耐压区的形成方法，所述第一沟槽阵列的形成步骤包括：在所述第一保护层表面形成光刻胶层；采用与所述第一沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第一保护层和所述第一外延层，形成所述第一沟槽阵列。
6.如权利要求1所述的功率器件耐压区的形成方法，所述第二外延层为半导体硅且所述第二外延层具有第一导电类型。
7.如权利要求1所述的功率器件耐压区的形成方法，所述第二外延层的厚度为10微米至20微米。
8.如权利要求6所述的功率器件耐压区的形成方法，其特征在于，第二填充层为半导体硅且所述第二填充层具有第二导电类型。
9.如权利要求1所述的功率器件耐压区的形成方法，其特征在于，所述第二沟槽阵列的形成步骤包括：在所述第二保护层表面形成光刻胶层；采用与所述第二沟槽阵列对应的光刻版对所述光刻胶层进行曝光、显影，形成与所述光刻版对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀第二保护层和所述第二外延层，形成所述第二沟槽阵列。
10.如权利要求5或者权利要求9所述的功率器件耐压区的形成方法，其特征在于，在所述第二沟槽阵列的形成步骤所采用的光刻版的图形与在所述第一沟槽阵列的形成步骤采用的光刻版的图形一致或者在所述第二沟槽阵列的形成步骤所采用的光刻版与在所述第一沟槽阵列的形成步骤采用的光刻版为同一光刻版。
CN2009102011777A 2009-12-15 2009-12-15 功率器件耐压区的形成方法 Pending CN102097354A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009102011777A CN102097354A (zh) 2009-12-15 2009-12-15 功率器件耐压区的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009102011777A CN102097354A (zh) 2009-12-15 2009-12-15 功率器件耐压区的形成方法

Publications (1)

Publication Number Publication Date
CN102097354A true CN102097354A (zh) 2011-06-15

Family

ID=44130368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102011777A Pending CN102097354A (zh) 2009-12-15 2009-12-15 功率器件耐压区的形成方法

Country Status (1)

Country Link
CN (1) CN102097354A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094074A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 用选择性外延制作底部厚栅氧化层沟槽mos的工艺方法
CN103094116A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作沟槽mos的工艺方法
CN103094118A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
CN103094115A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
CN110767795A (zh) * 2019-12-27 2020-02-07 华引芯（武汉）科技有限公司 一种微型led发光器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030060012A1 (en) * 1999-08-26 2003-03-27 Stmicroelectronics S.R.L. Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN101471264A (zh) * 2007-12-28 2009-07-01 万国半导体股份有限公司 具有优化的可制造性的垂直功率器件的高压结构及方法
CN101577241A (zh) * 2008-05-06 2009-11-11 上海华虹Nec电子有限公司 在三极管和mos管混合电路制备中实现隔离结构的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030060012A1 (en) * 1999-08-26 2003-03-27 Stmicroelectronics S.R.L. Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension
CN1445860A (zh) * 2002-03-18 2003-10-01 株式会社东芝 半导体器件及其制造方法
CN101471264A (zh) * 2007-12-28 2009-07-01 万国半导体股份有限公司 具有优化的可制造性的垂直功率器件的高压结构及方法
CN101577241A (zh) * 2008-05-06 2009-11-11 上海华虹Nec电子有限公司 在三极管和mos管混合电路制备中实现隔离结构的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094074A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 用选择性外延制作底部厚栅氧化层沟槽mos的工艺方法
CN103094116A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作沟槽mos的工艺方法
CN103094118A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
CN103094115A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
CN103094074B (zh) * 2011-11-01 2015-04-08 上海华虹宏力半导体制造有限公司 用选择性外延制作底部厚栅氧化层沟槽mos的工艺方法
CN103094115B (zh) * 2011-11-01 2015-04-08 上海华虹宏力半导体制造有限公司 制作双层栅沟槽mos的工艺方法
CN103094118B (zh) * 2011-11-01 2015-06-03 上海华虹宏力半导体制造有限公司 制作双层栅沟槽mos的工艺方法
CN110767795A (zh) * 2019-12-27 2020-02-07 华引芯（武汉）科技有限公司 一种微型led发光器件及其制备方法

Similar Documents

Publication Publication Date Title
CN102870225B (zh) 背接触太阳能电池的制造方法
TWI438845B (zh) 形成半導體裝置之方法及半導體裝置
US9076819B2 (en) Contact structure of semiconductor device
US10854602B2 (en) FinFET device and method for fabricating the same
TWI327777B (en) Strained silicon mos device with box layer between the source and drain regions
US20110272739A1 (en) Method for fabricating a strained structure
EP2192628A2 (en) Thermoelectric Device, Thermoelectric Device Module, and Method of forming the Thermoelectric Device
JP2011044728A (ja) バンド設計超格子を有する半導体装置
CN102097354A (zh) 功率器件耐压区的形成方法
TWI440096B (zh) 尚特基二極體及製造方法
CN113725277A (zh) 半导体装置
TWI270933B (en) Use of liner oxide implant to prevent dopant segregation from extensions
CN103137710A (zh) 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
JP2009522800A (ja) 半導体装置の製造方法およびこの方法によって得られた半導体装置
US9312378B2 (en) Transistor device
JP5087834B2 (ja) 半導体装置の製造方法
CN112289927B (zh) 开关器件及其制造方法，相变随机存储器
CN106558489B (zh) 一种纳米线结构、围栅纳米线器件及其制造方法
CN106033727B (zh) 场效应晶体管的制作方法
CN102214567A (zh) 沟槽的形成方法
US11217664B2 (en) Semiconductor device with porous dielectric structure
US11244901B2 (en) Semiconductor device with graded porous dielectric structure
US20210249310A1 (en) Semiconductor device with porous dielectric structure and method for fabricating the same
CN115548129A (zh) 齐纳二极管及其制作方法
CN1226085A (zh) Cmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA

Effective date: 20121101

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121101

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110615