CN102087638A - 开漏总线的边沿速率抑制 - Google Patents

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Abstract

提供了与开漏总线一起操作的边沿速率抑制电路装置。该电路装置包括：可变电阻电路，具有用于接收可变电压信号的输入和与开漏总线耦合的输出；以及控制电路，被配置为操作可变电阻电路。控制电路响应于可变电压信号，分别在高电阻状态和低电阻状态下操作可变电阻电路。

Description

开漏总线的边沿速率抑制
技术领域
本发明大体上涉及通信总线的边沿速率(edge rate)抑制，更具体地，涉及开漏总线(open drain bus)中的边沿速率抑制。
背景技术
诸如内置集成电路总线、系统管理总线(SMBus)和其它的开漏总线包括数据线和时钟线。内部集成电路总线通常被称为IIC、I2C或I2C总线，并且在下面将其称为I2C总线。数据线和时钟线中的每个可分别被称为总线线路，或简称为线路。每根总线线路与上拉电阻器、接口器件以及电容相连，该电容表示总线线路的分布式电容和所连接的接口器件的总输入电容。数据传输速率取决于电阻器可以对电容进行充电的速度。
I2C总线用在多种实现方式中，包括涉及服务器和计算机的实现方式，具有包括系统监视和配置在内的应用程序。然而，某些器件(例如处理器和ASIC)上的I2C管脚通常使用具有高驱动强度且没有边沿速率控制的GPIO管脚。这些方法会导致过冲和噪声的问题，这些问题可涉及例如比I2C总线的往返时间更短的转变时的下降速率。由于总线结尾处的反射的终止(wave off)，会出现相关的问题，这会导致沿总线分布的部件上的箝位和/或体二极管的导通。在补偿快速转变中会出现其它问题，这是由于I2C总线通信的其它特性会受到影响，例如对可用于将总线驱动到逻辑低的电压电平的限制。
由于上述以及其它问题，具有I2C总线的各种不同器件的实现以及这种器件的边沿速率抑制的实现仍然是一种挑战。
发明内容
在多个实施方式和应用中示出了本发明，下面概述了这些实施方式和应用中的一些。
根据本发明的示例实施例，提供了一种与开漏总线一起操作的边沿速率抑制电路装置。该电路装置包括：可变电阻电路，具有用于接收可变电压信号的输入和与开漏总线耦合的输出；以及控制电路，被配置为操作可变电阻电路。该控制电路响应于可变电压信号经历从高电压电平到低电压电平的转变，操作可变电阻电路以从高电阻状态切换到低电阻状态。该控制电路还响应于电压信号经历从低电压电平到高电压电平的转变，操作可变电阻电路以从低电阻状态切换到高电阻状态。
在另一示例实施例中，通信系统包括：I2C总线，I2C总线包括双向串行数据线和串行时钟线；耦合以在总线上进行通信的器件；双通道可变电阻电路以及控制可变电阻电路的控制电路。可变电阻电路被配置为将器件之一耦合到总线，每个通道分别与串行数据线的双向通道之一耦合，并且具有用于接收总线的可变电压信号的输入和与总线耦合的输出。控制电路被配置为操作可变电阻电路，以便针对每个电路，响应于可变电压信号经历从高电压电平到低电压电平的转变，使可变电阻电路从高电阻状态切换到低电阻状态，并响应于电压信号经历从低电压电平到高电压电平的转变，使可变电阻电路从低电阻状态切换到高电阻状态。
其它示例实施例涉及方法，该方法包括如上所述的方案。
上述概述并不意在描述本公开的每个实施例或者每个实施方式。下面的附图和详细的说明更具体地示意了各种实施例。
附图说明
结合附图，考虑下面的本发明各种实施例的详细说明，可以更完善地理解本发明，附图中：
图1示出了根据本发明的示例实施例的通信系统的方框图；以及
图2示出了根据本发明的另一示例实施例的双通道电平移位器的电路框图。
尽管可以以各种修改和可选形式对本发明进行修改，但是在附图中作为示例示出了特定的修改和形式，并且将详细地对其进行说明。然而，应该理解，这并不意在将本发明限制于所描述的特定实施例。相反，意在覆盖落入包括由权利要求所定义的方案在内的本发明范围内的所有修改、等同物和替换。
具体实施方式
本发明可应用于与开漏总线一起使用的多种不同类型的处理器、器件和装置。尽管并不一定需要对本发明进行这种限制，但是，通过使用该语境的示例讨论，可以认识到本发明的多个方面。
根据本发明的示例实施例，边沿速率抑制电路与开漏总线一起操作，开漏总线是例如具有双向串行数据线和串行时钟线的I2C总线。该电路装置包括串连在开漏总线与一个或多个器件之间的可变电阻电路，所述一个或多个器件通过开漏总线进行通信，可变电阻电路以不同电阻状态进行操作以应对访问总线的不同器件类型，并抑制总线上的根据各自总线访问而从器件接收到的电压信号的边沿速率。可变电阻电路具有用于从在开漏总线上通信的器件接收电压信号的输入和与开漏总线耦合的输出。
控制电路基于输入的电压信号的转变而以不同电阻状态操作可变电阻电路，以控制总线上的电压转变的边沿速率。例如，响应于电压信号经历从高电压电平到低电压电平的转变，控制电路将可变电阻电路从高电阻状态切换到低电阻状态，这可用于降低(最小化)将总线驱动为低(VOL)所需的电压电平。响应于输入的电压信号经历从低电压电平到高电压电平的转变，控制电路将可变电阻电路从低电阻状态切换到高电阻状态，以针对随后的从高电压到低电压的转变进行准备。
根据本发明的另一示例实施例，I2C总线装置包括用于辅助不遵从I2C的通信的边沿速率抑制电路。通常，I2C总线电路被配置用于实现例如计算机和/或计算机服务器的计算机电路中的功能的控制和监控，一些计算机电路并不完全遵从I2C规范(例如，参见I2C规范第3版(2007年6月19日)，从荷兰Eindhoven的NXP半导体公司可以获得，通过引用将其全部合并在此)。边沿速率抑制电路抑制非遵从I2C规范的通信的电压转变的边沿速率，以允许多种器件使用I2C总线，例如采用通用输入/输出(GPIO)以相对高的驱动强度来驱动I2C总线的器件。
在一个实施方式中，诸如处理器或专用集成电路(ASIC)之类的先进处理部件使用GPIO来驱动I2C总线，并且在I2C总线上使用边沿速率抑制电路，以响应于GPIO的输出驱动强度来控制总线上的电压信号的边沿速率。边沿速率抑制电路减慢总线上的其它部件所看到的下降沿，以减轻和/或最小化下冲和噪声问题。在一个实施方式中，边沿速率抑制电路被配置为在电压信号的下降(高到低)转变期间提供较高的电阻，然后在下降沿之后提供较低的电阻。
结合这里描述的上述和其它实施例，关于施加于总线的各个电压信号，可以以不同的方式实现各种可变电阻转变。例如，可以立即响应于输入的电压信号从低电压到高电压的转变，或者在该转变之后的延迟时段之后，将可变电阻从低电阻调整为高电阻。类似地，可以在输入的信号从高电压到低电压的转变的同时或者在其之后的某个延迟时段之后，将电阻从高电阻调整为低电阻。
根据本发明的另一示例实施例，针对从高到低的电压转变，以相对较高的电阻值操作I2C总线的输入处的自适应/可变电阻器，在转变之后以较低的电阻值进行操作，以便降低(或最小化)静态VOL，并且在从低电压到高电压的转变时再次以较高值进行操作，以针对随后的与I2C总线的电容有关的从高电压到低电压的转变进行准备。自适应/可变电阻器具有由电阻器的电阻状态设置的RC上升时间，用于控制如在总线上所见的输入的电压信号的边沿速率转变，可用于允许各种不同电路根据不同的协议在总线上操作，包括相对低功率的电路和相对高功率的电路。
现在转向附图，图1示出了根据本发明的另一示例实施例的通信系统的方框图。系统100包括经由I2C总线110连接在一起并通过I2C总线彼此通信的多个器件102、104、106和108。如器件106和108之间的省略号所示，总线上通信的器件的数目可变，所示的器件被提供作为示例以用于本讨论。
I2C总线110使用双向二线总线(加上电源和地)在器件102-108之间传递信息。器件102-108与总线110上的二线中的每根线连接，一根串行数据线(SDA)用于数据通信，另一根串行时钟线(SCL)用于器件102-108之间的数据通信的控制和同步。器件102-108中的每个与其它器件中的每个并联，并且每根总线线路(SDA和SCL)用于总线上的所有部件的线“与(AND)”连接。
当器件102-108中的一个或多个被配置为开集/开漏器件时，在总线处于静止状态时上拉电阻电路111维持总线上的逻辑高值。当器件希望访问总线时，器件经由置于与地电势的导通状态的开集/开漏器件，将总线拉到逻辑低值。
与I2C总线连接的器件102-108每个均可由地址标识，并且可操作作为发射机、接收机或者两者。使用主-从通信协议来实现数据传送。主器件是发起数据传送并且产生时钟信号以允许传送的器件；被寻址到的任何器件都可以当作该主器件的从器件。数据传送可以由主器件发起，以向从器件发送数据(这里称为“写”)，或者向从器件请求数据(这里称为“读”)。
在静止状态下，SDA和SCL总线线路均处于逻辑高状态(这里称为高，或者逻辑状态1)。主器件通过在SCL线路处于高的同时断言(assert)SDA线路上的至逻辑低状态的转变(这里称为低，或者逻辑状态0)来发起数据传送；这被称为START条件。其后，主器件切换SCL线路以控制数据传送的同步；当SCL时钟为低时，在SDA线路上出现数据值的改变，并且当SCL时钟为高时，SDA线路的状态被认为是有效的。为了终止数据传送，主器件在SCL时钟为高的同时断言SDA线路上的低至高的转变；这被称为STOP条件。其后，任何器件可以通过如上所述断言SDA线路上的高至低的转变，作为主器件来控制总线。
在一个实施例中，器件102是使用GPIO主器件、以相对高的电压电平来驱动I2C总线110的处理器。可变电阻电路112串连在器件102与I2C总线110之间。控制电路114响应于器件102以如上所述的方式驱动的总线I2C总线110的电压电平的转变，控制可变电阻电路112，以控制总线上的下降(高至低)转变的边沿速率。在一些实施方式中，可变电阻电路112被放置为接近器件102，以消除对信号116的传输线路影响，同时可变电阻电路减慢I2C总线110上的下降沿。
控制电路114以多种方式中的一个或多个来控制可变电阻电路112以实现边沿速率控制。在一个实施方式中，控制电路114以高和低电阻值来控制电阻电路112，以针对高至低转变维持高的值。在这种情况下，响应于信号116经历从高电压电平到低电压电平的转变，控制电路114向可变电阻电路112发送信号，以将可变电阻电路112从高电阻状态切换到低电阻状态。响应于信号116经历从低电压电平到高电压电平的转变，控制电路114向可变电阻电路112发送信号，以将可变电阻电路112从低电阻状态切换到高电阻状态，以针对随后的高至低的转变进行准备。
在一个实施方式中，控制电路114还被配置为通过在电压转变之间将可变电阻电路112维持在其当前的电阻状态下，来操作可变电阻电路112。例如，控制电路114将可变电阻电路112在从高至低的转变之后维持在低电阻状态，直到下一个低至高的转变，并且将可变电阻电路112在从低至高的转变之后维持在高电阻状态，直到下一个高至低的转变。
在一些实施例中，可变电阻电路112操作以将总线116上拉。例如，如果器件102是具有开漏输出的低电压器件，则可变电阻电路112可以提供如这里所述的下降沿速率控制和电平转移。对于这些实施例，可以结合上拉电阻电路111或与上拉电阻电路111分离地使用可变电阻电路112来操作系统100。
图2示出了根据本发明的另一示例实施例的、并入有边沿速率抑制的双通道电平移位器电路200的电路框图。双通道电平移位器200包括端子A、B、C、D、E、F、G和地(gnd)。接地端子与提供了移位器电路的芯片衬底相连，与芯片上的NMOS晶体管的背栅极相连，并且针对在控制逻辑250和252中使用的NMOS晶体管，与源极连接相连。
双通道电平移位器200包括两个转移通道。由晶体管212和214以及电阻器236组成的第一转移通道连接在端子D和E之间。由晶体管216和218以及电阻器238组成的第二转移通道连接在端子F和G之间。
双通道电平移位器200还包括NMOS晶体管210，NMOS晶体管210连接在端子B与C之间并用作使端子A和B偏置到高于与端子C(晶体管210的源极)相连的低电压的阈值的参考晶体管。响应于由处于至少高于低电源电压的阈值电平的电源通过外部电阻器施加于A和B端子的偏置，NMOS晶体管的栅极由将端子C连接到低电压电源的导线偏置到高于端子C上的电压的阈值。两个转移通道(D、E和F、G)用于提供低电压域中的信号与高电压域的信号之间的电平移位。例如，如果两个域中的逻辑都是开漏，则在两个电源域中都提供高逻辑电平，并且信号是双向的(如在I2C总线的情况下一样)。由于端子电压接近端子C上的参考电压，晶体管212用作端子D和E之间的低电阻连接，其中，晶体管212的栅-源电压接近参考晶体管210的阈值，并且通道电阻随着晶体管212截止而快速增加。
双通道电平移位器200还包括静电放电(ESD)保护电路，包括主ESD保护器件(ESD1、ESD3、ESD4、ESD5、ESD6、ESD7和ESD8)和辅ESD保护器件(ESD2、ESD9和ESD10)。端子A与主ESD保护器件ESD1、串连电阻器230、PMOS晶体管的源极以及控制逻辑250和252中的背栅极相连。电阻器230将端子A连接到参考晶体管210的栅极、辅ESD保护器件ESD2以及电阻器232和电阻器234。
现在转向由晶体管212和214、电阻器236以及相关的可变电阻控制组成的第一转移通道。晶体管214的控制电路由电阻器232、晶体管220以及耦合元件C0组成。电阻器232、晶体管220以及耦合元件C0形成了晶体管214的控制电路。
在一个实施方式中，耦合元件C0减小或最小化在端子E上的快速的高至低的转变期间栅极至端子E电压的动态变化，从而减小由电阻器236和晶体管214的串连组合形成的端子D和E之间的路径的电阻的变化。晶体管220在低至高的转变期间用作箝位晶体管，从而避免晶体管220的栅极过冲(例如，与端子C上的低参考电压加上阈值标称工作点相比)。电阻器232用作充电元件，在端子E上的高至低的转变之后缓慢地使晶体管214的栅极回到正确的工作点。在一个实施方式中，端子D至端子E的、通过晶体管214和电阻器236的连接在高至低的转变期间总是有效的。
在高至低的转变之后，晶体管212在端子D和E之间形成并行路径，以减小/最小化静态低值。晶体管212的栅极控制电路由电阻器240、辅ESD保护器件ESD 9和控制逻辑模块250组成。控制逻辑250具有在输入变为低之后将晶体管212的栅极上拉到端子C上的低参考电压加上阈值偏置电压的倒相功能。控制逻辑250还在输入(端子E)为高时将栅极拉到地电势。
在一个实施方式中，控制逻辑块250在端子E为高时实现低馈通电流，并且在切换到低电阻状态时缓慢地对晶体管212的栅极充电。例如，多级转换缓冲器(例如，3、5或7级)可以与长栅极长度器件一起用于减小/最小化电流。
在另一实现方式中，控制逻辑250在端子E为低之后逐渐使晶体管212导通。此外，控制逻辑250在端子E变为高之后快速地断开晶体管212，以使得晶体管212在下一次高至低转变之前断开(例如，在基于特定电路条件来设置任意有关时间段的情况下)。在一些实施方式中，以不短于大约60纳秒的时间段导通或断开并行晶体管212，并且对应的切换为大约120纳秒，可以根据特定操作范围来修改这些时间。
第二转移通道(晶体管16和218以及电阻器238)按照与第一转移通道相同的方式运行。晶体管218的控制电路由电阻器234、晶体管222和耦合元件C1形成。端子F和G通过与晶体管216并行的、晶体管218和电阻器238的串连连接而连接。晶体管216的栅极控制电路由电阻器242形成，电阻器242连接在端子G、辅ESD保护器件ESD 10以及控制逻辑块252的输入之间。晶体管216的栅极与控制逻辑252的输出相连，控制逻辑252按照与控制逻辑250相同的方式运行。
尽管在上面并且在所附的权利要求书中描述了本发明，但是，本领域技术人员可以认识到，可以对本发明进行多种改变而不背离本发明的精神和范围。

Claims (20)

1.一种与开漏总线一起操作的边沿速率抑制电路，该电路包括：
可变电阻电路，具有用于接收可变电压信号的输入和与开漏总线耦合的输出；以及
控制电路，被配置为通过以下方式操作可变电阻电路：
响应于可变电压信号经历从高电压电平到低电压电平的转变，将可变电阻电路从高电阻状态切换到低电阻状态；以及
响应于电压信号经历从低电压电平到高电压电平的转变，将可变电阻电路从低电阻状态切换到高电阻状态。
2.根据权利要求1所述的电路，其中
可变电阻电路包括低电阻电路路径和高电阻电路路径，以及
控制电路被配置为通过激活低电阻电路路径，将可变电阻电路从高电阻状态切换到低电阻状态，并通过激活高电阻电路路径，将可变电阻电路从低电阻状态切换到高电阻状态。
3.根据权利要求1所述的电路，其中
可变电阻电路包括双通道电平移位器电路，每个通道包括低电阻电路路径和高电阻电路路径，并且每个通道分别与总线上的双向通道之一耦合，以及
控制电路被配置为通过激活低电阻电路路径中的至少一个，将可变电阻电路从高电阻状态切换到低电阻状态，并通过禁用低电阻电路路径中的至少一个，将可变电阻电路从低电阻状态切换到高电阻状态。
4.根据权利要求1所述的电路，其中
可变电阻电路包括：
低电阻电路，具有晶体管，所述晶体管在低电阻状态下对用于传递信号的端子进行耦合；以及
高电阻电路，具有晶体管和电阻器，所述晶体管被配置为在高电阻状态下经由电阻器对用于传递信号的端子进行耦合，以及控制电路被配置为
通过使低电阻电路中的晶体管导通，以经由低电阻电路中的晶体管对端子进行耦合，将可变电阻电路从高电阻状态切换到低电阻状态，以及
通过断开低电阻电路中的晶体管，将可变电阻电路从低电阻状态切换到高电阻状态。
5.根据权利要求1所述的电路，其中
可变电阻电路包括
低电阻电路，具有晶体管，所述晶体管在低电阻状态下对用于传递信号的端子进行耦合；以及
高电阻电路，具有晶体管和电阻器，所述晶体管被配置为在高电阻状态下经由电阻器对用于传递信号的端子进行耦合，以及控制电路包括倒相电路，被配置为
通过响应于低输入电压，将低电阻电路中的晶体管的栅极拉到电路的检测到的参考电压加上阈值电压的电压电平，以操作晶体管，将可变电阻电路从高电阻状态切换到低电阻状态，
通过响应于高输入电压，将低电阻电路中的晶体管的栅极拉到地电势，将可变电阻电路从低电阻状态切换到高电阻状态。
6.根据权利要求1所述的电路，其中
可变电阻电路包括：
低电阻电路，具有晶体管，所述晶体管在低电阻状态下对用于传递信号的端子进行耦合；以及
高电阻电路，具有晶体管和电阻器，所述晶体管被配置为在高电阻状态下经由电阻器对用于传递信号的端子进行耦合，以及控制电路被配置为
通过对低电阻电路中的晶体管的栅极施加渐进的偏置，以缓慢地使晶体管导通，将可变电阻电路从高电阻状态切换到低电阻状态，以及
通过断开低电阻电路中的晶体管以实现低馈通电流，将可变电阻电路从低电阻状态切换到高电阻状态。
7.根据权利要求1所述的电路，其中
可变电阻电路包括
低电阻电路，具有晶体管，所述晶体管在低电阻状态下对用于传递信号的端子进行耦合；以及
高电阻电路，具有晶体管和电阻器，所述晶体管被配置为在高电阻状态下经由电阻器对用于传递信号的端子进行耦合，以及控制电路被配置为
通过使低电阻电路中的晶体管导通，以经由低电阻电路中的晶体管对端子进行耦合，将可变电阻电路从高电阻状态切换到低电阻状态，
通过在比总线上传递的高电压信号和低电压信号之间的转变时间段短的时间段内断开低电阻电路中的晶体管，将可变电阻电路从低电阻状态切换到高电阻状态。
8.根据权利要求1所述的电路，其中
可变电阻电路包括低电阻电路路径和高电阻电路路径，以及控制电路被配置为
通过激活低电阻电路路径，并且在低电阻电路路径被激活的、从高电阻状态到低电阻状态的转变期间保持高电阻电路激活，将可变电阻电路从高电阻状态切换到低电阻状态，以及
通过激活高电阻电路路径，将可变电阻电路从低电阻状态切换到高电阻状态。
9.根据权利要求1所述的电路，其中可变电阻电路包括转移电路，所述转移电路被配置为提供低电压域中的信号到高电压域中的信号的电平移位。
10.根据权利要求1所述的电路，其中控制电路被配置为响应于总线上的可变电压信号，在高电阻状态和低电阻状态之间切换可变电阻电路。
11.根据权利要求1所述的电路，还包括静电放电保护电路，静电放电保护电路被配置为对电路中的静电能量进行放电。
12.根据权利要求1所述的电路，其中可变电阻电路串连在器件与总线之间，并且被配置为在总线由与总线耦合的器件驱动时控制开漏总线上的信号的边沿速率。
13.根据权利要求1所述的电路，其中控制电路还被配置为通过使可变电阻电路在电压转变之间保持在稳定的电阻状态，来操作可变电路电路。
14.根据权利要求1所述的电路，其中可变电阻电路和控制电路集成在单个电路中。
15.根据权利要求1所述的电路，其中开漏总线是按照I2C标准操作的I2C总线，并且控制电路被配置为响应于由不遵从I2C的器件驱动I2C总线，通过控制可变电阻电路操作在高电阻状态下，来控制不遵从I2C的器件对总线的访问。
16.一种通信系统，包括：
I2C总线，I2C总线包括双向串行数据线和串行时钟线；
与总线耦合并被配置为通过通信协议在总线上彼此进行通信的多个器件；
双通道可变电阻电路，被配置为将器件之一耦合到总线，每个通道分别与串行数据线的双向通道之一耦合，并且具有用于接收总线的可变电压信号的输入和与总线耦合的输出，以及
控制电路，被配置为操作可变电阻电路，以针对每个电路：
响应于可变电压信号经历从高电压电平到低电压电平的转变，使可变电阻电路从高电阻状态切换到低电阻状态，以及
响应于电压信号经历从低电压电平到高电压电平的转变，使可变电阻电路从低电阻状态切换到高电阻状态。
17.根据权利要求16所述的系统，其中
可变电阻电路的每个通道分别包括低电阻通道和高电阻通道，低电阻通道具有晶体管，高电阻通道具有与电阻器串连的晶体管，以及
控制电路被配置为通过分别导通或断开低电阻通道中的晶体管，在高电阻状态和低电阻状态之间切换可变电阻电路。
18.一种与开漏总线一起操作的边沿速率抑制方法，该方法包括：
在控制电路中，通过以下方式操作可变电阻电路，所述可变电阻电路具有用于接收可变电压信号的输入和与开漏总线耦合的输出：
响应于可变电压信号经历从高电压电平到低电压电平的转变，将可变电阻电路从高电阻状态切换到低电阻状态；以及
响应于电压信号经历从低电压电平到高电压电平的转变，将可变电阻电路从低电阻状态切换到高电阻状态。
19.根据权利要求18所述的方法，其中可变电阻电路包括低电阻电路路径和高电阻电路路径，以及操作可变电阻电路包括：通过激活低电阻电路路径，将可变电阻电路从高电阻状态切换到低电阻状态，并通过激活高电阻电路路径，将可变电阻电路从低电阻状态切换到高电阻状态。
20.根据权利要求18所述的方法，其中可变电路包括通过第一晶体管耦合在两个端子之间的低电阻路径和通过第二晶体管耦合到两个端子之间的高电阻路径，并且操作可变电阻电路包括：
针对低电阻状态，控制第一晶体管处于导通状态并控制第二晶体管处于断开状态，以及
针对高电阻状态，控制第一晶体管处于断开状态并控制第二晶体管处于导通状态。
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