CN102055494B - 控制扩频信号的调制频率的系统及方法 - Google Patents
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Abstract
本申请案涉及控制扩频信号的调制频率的系统及方法。一种设备用于基于其频率可相当大地变化的输入信号产生扩频信号。所述设备特别适合于响应于所述输入信号的所述频率的广泛变化来控制调制的频率。此防止所述调制频率偏离到可致使不利操作效应的不期望的频率范围中。所述设备包含：检测器，其适于产生与所述输入信号的所述频率相关的第一信号；控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；调制信号产生器，其适于基于所述第二信号产生所述调制信号；及扩频信号产生器，其适于基于所述调制信号产生所述扩频信号。
Description
技术领域
此发明大体来说涉及经调制或扩频信号，且更特定来说，涉及控制扩频信号的调制频率的系统及方法。
背景技术
在许多应用中，数据是以串行方式从发射装置发送到接收装置。所述数据常常作为并行数据产生于发射装置中。因此，为将并行数据转换成用于发射的串行数据，发射装置通常包含串行化器。而串行化器通常又包含多路复用器，其具有适于接收并行数据的输入、适于产生串行数据的输出及适于接收用于计时输出串行数据的时钟信号的时钟输入。通常，串行化器包含锁相环(PLL)模块，其适于基于与并行数据相关联的时钟信号产生用于计时输出串行数据的时钟信号。
在接收装置处，通常采用解串器来接收串行数据并将其转换回为并行数据。由于数据常常在没有相关联时钟信号的情形下发射，因此所述解串器通常包含锁相环(PLL)电路以恢复并产生与串行数据相关联的时钟信号。所述解串器进一步包含多路分用器，其包含用以接收串行数据的输入、用以产生并行数据的输出及用以接收恢复的时钟信号以将输入处的串行数据计时到解串器的并行输出。
在许多应用中，驱动串行化器的时钟信号具有大致固定的频率以使得串行数据以大致恒定的速率发射到接收装置。然而，串行数据的恒定速率产生接近数据速率频率的相对高能量，所述能量可从系统泄露且导致电磁干扰(EMI)。为防止EMI，常常在发射与接收装置之间采用专门有线媒介(例如屏蔽双绞线或同轴电缆)以大致减少EMI。然而，通常此类专门有线媒介是昂贵的且耗用相对大的占用面积。此外，即使在使用屏蔽双绞线电缆的情形下，系统的EMI也可能为不期望高，此主要是由于发射器及接收器外壳因成本及设计原因而未被很好地屏蔽所致。
减少EMI的另一技术是扩展所发射串行数据的频谱。即，代替用大致固定频率时钟信号来计时串行化器，可用经调制或扩频时钟信号来计时所述串行化器。以此方式，所发射串行数据的能量不再大致集中于单个频率下，而是扩展到所界定的频率范围中。此降低信号在既定频率下的能量，从而又导致EMI减少。
串行化器/解串器对常常经设计用于一般目的。因此，其经设计以在相对广泛的频率范围或数据速率中操作。因此，驱动串行化器的时钟信号可具有相对广泛的频率范围。施加于时钟信号用于扩频目的的调制频率通常经配置以作为时钟信号的频率的函数而变化。因此，如果时钟信号的频率相当大地变化，则调制频率也可相当大地变化。此在(例如)其中调制频率落在可产生声频干扰的声频带中或上升得太高而使下游装置不能恢复时钟信号的情况中可具有不利影响。
发明内容
本发明的一个方面涉及用于基于其频率可选自相对广泛的频率范围中的输入信号产生扩频信号的设备。所述设备特别适合于基于所述输入信号的频率控制调制频率。以此方式，所述输入信号的所述频率可针对不同应用进行配置且因此可显著变化，而所述设备能够将调制频率维持在所界定的频率范围内。此防止调制频率偏离到可致使不利操作效应的不期望的频率范围中。
更具体来说，所述设备包括：检测器，其适于产生与所述输入信号的所述频率相关的第一信号；控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；调制信号产生器，其适于基于所述第二信号产生所述调制信号；及扩频信号产生器，其适于基于所述调制信号产生扩频信号。
在本发明的另一方面中，所述输入信号频率检测器包括：第一计数器，其适于产生具有与所述输入信号的所述频率相关的经断言宽度的第三信号；第二计数器，其用以大致基于参考振荡器信号的在所述第三信号的所述经断言宽度内产生的周期的数目产生计数；及第一寄存器，其适于输出所述计数。用于控制所述调制频率的所述第一信号可基于所述计数。
在本发明的另一方面中，所述控制器适于响应于所述输入信号的所述频率的变化产生所述第二信号，所述第二信号用以将调制信号的频率维持在所界定的频率范围内。所述控制器可包括解码器，所述解码器适于基于所述第一信号(例如，所述计数)产生所述第二信号。所述解码器可包括用于将所述第一信号(例如，所述计数)映射到所述第二信号的查找表(LUT)。另一选择为，所述解码器可适于执行算法或执行等式运算以从所述第一信号(例如，所述计数)产生所述第二信号。所述控制器可进一步包含适于输出所述第二信号的第二寄存器。
在本发明的另一方面中，所述调制信号产生器包括分频器，所述分频器适于以由所述调制频率控制器所产生的所述第二信号控制的因数分割自所述输入信号获取的信号的频率。所述调制信号产生器进一步包括调制波形产生器，所述调制波形产生器适于产生具有包括所界定步长数目的周期的振荡信号，其中所述步长的频率由所述分频器的所述输出决定。额外地，所述调制信号产生器包括δ-σ调制器，所述δ-σ调制器适于进一步随机化及滤波来自所述调制波形产生器的所述振荡信号以产生所述调制信号。
在本发明的另一方面中，所述扩频信号产生器包括锁相环(PLL)，所述锁相环包含相位/频率检测器、电荷泵、环路滤波器、压控振荡器(VCO)及可编程分频器。所述相位/频率检测器适于基于自所述输入信号获取的信号及来自所述可编程分频器的反馈信号产生错误信号。所述电荷泵及环路滤波器适于基于所述错误信号产生用于所述VCO的控制信号。所述VCO适于基于所述控制信号产生所述扩频信号。所述可编程分频器适于通过基于由所述调制信号控制的因数分割所述扩频信号的所述频率产生所述反馈信号。所述反馈信号可充当至所述调制信号产生器的所述分频器的输入。
结合附图考虑下文关于本发明的详细说明，本发明的其它方面、优点及新颖特征将变得显而易见。
附图说明
图1图解说明根据本发明实施例的实例性数据通信系统的框图。
图2图解说明根据本发明另一实施例的另一实例性数据通信系统的框图。
图3图解说明根据本发明另一实施例的用于产生扩频信号的实例性设备的框图。
图4图解说明根据本发明另一实施例的用于控制调制信号的频率的实例性系统的框图。
图5图解说明根据本发明另一实施例的用于产生扩频信号的另一实例性设备的框图。
具体实施方式
图1图解说明根据本发明实施例的实例性数据通信系统100的框图。概括来说，数据通信系统100经配置以将串行数据从发射装置发射到接收装置，所述串行数据出于扩频、EMI减少及/或其它目的而经调制。额外地，发射装置进一步基于与输入数据相关联的时钟信号的频率控制调制信号的频率。
此允许输入时钟信号的频率选自相对广泛的范围中以给数据发射速率提供灵活性，而同时将调制频率控制在所界定的频率范围内。作为实例，调制信号的频率可控制在20kHz至40KHz内。此可通过不允许调制信号下降到低于20kHz而防止声频干扰。此还通过不允许调制信号上升到高于接收装置处的时钟恢复装置的能力而允许所述时钟恢复装置能够恢复时钟信号。再次，这些内容仅是实例，且可将调制信号的频率控制在任何所界定的频率范围内。
更具体来说，数据通信系统100包括发射装置110、接收装置130及将发射装置耦合到接收装置的串行数据链路120。发射装置110又包括非扩频到扩频转换器112及串行化器114。非扩频到扩频转换器112接收并行数据及并行时钟CLK-P，且将所述并行数据及扩频时钟信号CLK-SS提供到串行化器114。如下文更详细论述，扩频时钟信号CLK-SS由其频率取决于并行时钟信号CLK-P的频率的信号来调制。转换器112响应于并行时钟信号CLK-P的频率的变化控制扩频时钟信号CLK-SS的调制频率。此允许并行时钟信号CLK-P的频率选自相对广泛的频率范围中以给系统100提供通用性，而同时控制扩频时钟信号CLK-SS的调制频率以防止不期望的操作效应。
然后，串行化器114使用扩频时钟信号CLK-SS经由串行数据链路120将串行数据发射到接收装置130。由于扩频时钟信号CLK-SS驱动串行化器114，因此所发射串行数据的能量扩展到所界定的频率范围中。此减少信号在特定频率下的能量，从而潜在地减少EMI。EMI的减少允许将便宜且小的占用面积的物理媒介用于串行数据链路120，例如未屏蔽的双绞线。额外地，EMI的减少进一步允许便宜且较小占用面积的外壳用于发射器及接收器。
接收装置130又包括解串器132及时钟恢复模块134。时钟恢复模块134接收串行数据且产生恢复的扩频时钟信号CLK-RSS。解串器132也接收串行数据且使用恢复的扩频时钟信号CLK-RSS将串行数据转换成并行数据。解串器132进一步产生与并行数据相关联的恢复的并行扩频时钟信号CLK-RPS。尽管未显示，但在接收装置处，恢复的并行扩频时钟信号CLK-RPS可已去除其扩频调制以产生大致固定频率的并行时钟信号。然而，为减少接收器外壳处的EMI，常常更期望将时钟维持在扩频域中。
图2图解说明根据本发明另一实施例的另一实例性数据通信系统200的框图。概括来说，数据通信系统200经配置以以非扩频方式或以大致固定的数据速率将串行数据从发射装置发射到接收装置。在接收装置处，使用恢复的时钟将串行数据转换成并行数据。然后，使用扩频时钟信号将非扩频域中的并行数据转换成扩频域中的并行数据，从而出于EMI减少及/或其它目的以扩频方式进一步向下游发射并行数据。额外地，接收装置进一步基于恢复的时钟信号的频率控制调制信号的频率。如上文所论述，此允许恢复的时钟信号的频率相当大地变化以给接收数据的速率提供灵活性，而同时控制扩频调制的频率以防止不期望的操作效应。
特定来说，数据通信系统200包括发射装置210、接收装置230及将发射装置耦合到接收装置的串行数据链路220。而发射装置210又包括串行化器212，串行化器212适于通过使用并行时钟信号CLK-P来接收输入并行数据而将所述并行数据转换成串行数据，及产生用于经由串行数据链路220将串行数据发射到接收装置230的串行时钟。
接收装置230又包括解串器232、非扩频到扩频转换器234及时钟恢复模块236。时钟恢复模块236接收串行数据，且产生恢复的时钟信号CLK-RP。解串器232也接收串行数据且使用恢复的时钟信号CLK-RP将串行数据转换成并行数据。使用恢复的并行时钟信号CLK-RP，非扩频到扩频转换器234将在非扩频域中的所接收并行数据转换成在扩频域中的并行数据。额外地，转换器234产生与在扩频域中的所接收并行数据相关联的恢复的并行扩频时钟信号CLK-RPS。由于所接收并行数据在扩频域中，因此出于减少EMI及/或其它目的，可将其进一步向下游发射到一个或一个以上装置。
如下文更详细论述，并行扩频时钟信号CLK-RPS由其频率取决于恢复的并行时钟信号CLK-RP的信号进行调制。转换器234响应于恢复的并行时钟信号CLK-RP的频率的变化控制恢复的并行扩频时钟信号CLK-RPS的调制频率。此允许恢复的并行时钟信号CLK-RP的频率相当大地变化以给系统200提供广泛的数据速率应用，而同时控制恢复的并行扩频时钟信号CLK-RPS的调制频率以防止不期望的操作效应。
图3图解说明根据本发明另一实施例的用于产生扩频信号的实例性设备300的框图。设备300可以为先前所论述的转换器112及234中的任一者的至少一部分的实例性详细实施方案。此外，如先前所论述，设备300适于从其频率可选自相对广泛的频率范围中的非扩频信号产生扩频信号。另外，设备300适于控制扩频信号的调制频率以使得即使输入非扩频信号的频率可在广泛范围内变化也将其维持在所界定的频率范围内。
特定来说，设备300包括分频器(/M)302、相位/频率检测器304、电荷泵306、环路滤波器308、压控振荡器(VCO)310及可编程分频器(/N)312。额外地，设备300包括输入信号频率检测器313、调制频率控制器314、分频器(/S)316、调制波形产生器318及δ-σ调制器320。
分频器(/M)302适于根据选择信号M SEL以因数M分割输入非扩频时钟信号PCKL的频率。参考数据通信系统100及200，输入非扩频时钟信号PCKL可分别为时钟信号CLK-P及CLK-RP的实例。分频器(/M)302的目的是减小输入非扩频时钟信号PCKL的频率使得其可被锁相环(PLL)元件更好地追踪。在此实例中，PLL元件包含相位/频率检测器304、电荷泵306、环路滤波器308、VCO310及可编程分频器(/N)312。当被锁定时，PLL致使相位/频率检测器304的输入处的信号的频率及相位大致相同。应了解，PLL可具有其它配置。所得的扩频时钟信号POUT在VCO 310的输出处产生。参考数据通信系统100及200，输出扩频时钟信号POUT分别为时钟信号CLK-SS及CLK-RPS的实例。
扩频调制元件包含输入信号频率检测器313、调制频率控制器314、分频器(/S)316、调制波形产生器318及δ-σ调制器320。这些元件控制扩频时钟信号POUT的调制频率。虽然输入非扩频时钟信号PCKL的频率广泛变化，但可将调制信号的频率控制在位于所界定的频率范围内。
更具体来说，分频器(/S)316以因数S分割可编程分频器(/N)312的输出处的PLL反馈信号的频率。分频器(/S)316的输出信号驱动调制波形产生器318。调制波形产生器318产生具有包括所界定步长数目T的周期的大致振荡调制波形。分频器(/S)316的输出信号确定每一步长产生的速率。调制波形可以为任何类型的周期性信号，例如三角形、赫希-科斯(Hershey-Kiss)形的波形等。δ-σ调制器320接收来自调制波形产生器318的调制信号且使用来自可编程分频器(/N)312的PLL反馈信号，进一步随机化及滤波来自调制波形产生器318的振荡信号以产生调制信号N SEL。将调制信号N SEL施加于可编程分频器(/N)以在VCO 310的输出处形成扩频时钟信号POUT。
调制波形产生器318或δ-σ调制器320的输出处的调制信号的频率可如下获取。当PLL被锁定时，至相位/频率检测器304的输入可具有由fPCKL/M给出的频率，其中fPCKL为输入非扩频时钟信号PCKL的频率且M为分频器302的分割因数。因此，分频器(/S)316的输出处的信号的频率可由fPCKL/(M*S)给出，其中S为分频器(/S)316的分割因数。然后，后面是由调制波形产生器318产生的振荡信号的频率可由fPCKL/(M*S*T)给出，其中T为调制信号的一个周期中的步长的数目。由于(如上文所给出)调制信号的频率与输入非扩频时钟信号PCKL的频率fPCKL大致成比例，且所述频率fPCKL可选自相对广泛的频率范围中，因此在不提供一些控制的情形下，调制信号的频率将同样在广泛的范围内变化。如果调制信号的频率落在不期望的频率范围内，则此可具有不利操作效应。
因此，为控制调制信号的频率，输入信号频率检测器313及调制频率控制器314产生用于分频器(/S)316的控制信号S_SEL，从而将调制信号的频率维持在所界定的频率范围内。如上文所论述，调制信号的频率可由fPCKL/(M*S*T)给出。如果输入非扩频信号PCKL的频率fPCKL变化，则调制频率控制器314使S变化，从而将调制信号的频率维持在所界定的频率范围内。如下文更详细论述，此是通过输入信号频率检测器313产生与输入非扩频时钟信号PCKL的频率fPCKL与参考振荡器信号REF OSC的大致恒定频率的比较相关的信号且基于所述比较信号导出控制信号S_SEL来实现。
图4图解说明根据本发明另一实施例的用于控制调制信号的频率的实例性系统400的框图。系统400可以为先前所论述的输入信号频率检测器313及调制频率控制器314的实例性详细实施方案。概括来说，系统400包含用于产生指示输入非扩频时钟信号PCKL的频率fPCKL的参数的一个或一个以上模块，及用于基于频率fPCKL参数获取分频器(/S)316的分割因数S的一个或一个以上模块。
更具体来说，系统400包括PCKL时钟计数器402、OSC计数器404、第一寄存器406、解码器408及第二寄存器410。PCKL时钟计数器402包含：用以接收STARTCNT信号的输入，所述信号起始控制或校准循环；适于接收非扩频时钟信号PCKL的输入；及适于接收重设PCKL时钟计数器的信号RESET的输入。PCKL时钟计数器402还包含：适于产生COUNTEN信号的输出，所述信号具有其持续时间是基于所界定数目个非扩频时钟信号PCKL周期的经断言电平(例如，高逻辑电平)；适于产生CNTDONE信号的输出，所述信号在COUNTEN转变到未经断言逻辑电平(例如，低逻辑电平)之后的所界定数目个PCKL时钟周期转变到经断言逻辑电平(例如，高逻辑电平)；及适于产生CNTDONE_DLY信号的输出，所述信号在CNTDONE转变到经断言逻辑电平之后的所界定数目个PCKL时钟周期转变到经断言逻辑电平。
OSC计数器404包含适于接收COUNTEN信号的输入；用以接收来自参考振荡器的大致稳定频率的时钟信号REF OSC的输入；及适于接收RESET信号的输入。OSC计数器404包含适于产生信号COUNTED_VAL的输出，所述信号提供输入非扩频时钟信号PCKL的频率fPCKL的指示。第一寄存器406包含适于接收来自OSC计数器404的COUNTED_VAL信号的数据输入，适于接收来自PCKL时钟计数器402的CNTDONE信号的启用输入及适于接收输入非扩频时钟信号PCKL的时钟输入。第一寄存器406还包含适于产生所得COUNTED_VAL信号的数据输出。
解码器408包含适于接收来自第一寄存器406的数据输出的所得COUNTED_VAL信号的输入。解码器408还包含适于产生用于分频器(/S)316的所得分割参数S_SEL的输出。第二寄存器410包含适于接收来自解码器408的所得分割参数S_SEL的数据输入，适于接收来自PCKL时钟计数器402的CNTDONE_DLY信号的启用输入及适于接收非扩频时钟信号PCKL的时钟输入。第二寄存器410包含适于将所得分割参数S_SEL发射到分频器(/S)316的输出。
系统400的操作如下。响应于START CNT信号转变为经断言逻辑电平，PCKL时钟计数器402致使COUNTEN信号从未经断言逻辑电平转变为经断言逻辑电平，且将所述信号维持在经断言逻辑电平处达所界定数目个非扩频时钟信号PCKL周期。因此，COUNTEN信号保持在经断言逻辑电平达与非扩频时钟信号PCKL的频率fPCKL相关的持续时间。响应于COUNTEN信号转变为经断言逻辑电平，OSC计数器404开始计数参考振荡器信号REF OSC的周期，其中当前计数由COUNTED_VAL信号指示。当COUNTEN信号从经断言逻辑电平转变为未经断言逻辑电平时，OSC计数器404停止计数参考振荡器信号REF OSC的周期。所得的COUNTED_VAL值提供对非扩频时钟信号PCKL的频率fPCKL的良好指示。
在COUNTEN信号转变为未经断言逻辑电平之后的信号PCKL的几个循环中，PCKL时钟计数器402致使CNTDONE信号从未经断言逻辑电平转变为经断言逻辑电平。此启用第一寄存器406，其响应于时钟信号PCKL的触发沿将所得COUNTED_VAL计时到其数据输出。然后，解码器408使用查找表、等式、算法或其它技术来将所得COUNTED_VAL值映射到分割参数S_SEL值。在CNTDONE信号转变为经断言逻辑电平之后的信号PCKL的几个循环中，PCKL时钟计数器402致使CNTDONE_DLY信号从未经断言逻辑电平转变为经断言逻辑电平。此启用第二寄存器410，其将分割参数S_SEL值计时到至数据输出，所述数据输出耦合到分频器(/N)316。一旦产生所得分割参数S_SEL，RESET信号便从未经断言逻辑电平转变为经断言逻辑电平以针对下一控制或校准循环重设计数器402及404。
解码器408基于所得COUNTED_VAL产生分割参数S_SEL值，从而将调制信号的频率维持在所界定的频率范围内。如先前所论述，调制信号的频率可由fPCKL/(M*S*T)给出。因此，分割参数S_SEL与非扩频时钟信号PCKL的频率fPCKL相关。因此，随着非扩频时钟信号PCKL的频率fPCKL增加，解码器408产生高于先前所获取的所获取S_SEL值的分割参数S_SEL值。相反，随着非扩频时钟信号PCKL的频率fPCKL降低，解码器408产生低于先前所获取的S_SEL值的分割参数S_SEL值。
图5图解说明根据本发明另一实施例的用于产生扩频信号的另一实例性设备500的框图。概括来说，设备500经配置以产生基于输入信号的扩频信号。额外地，设备500包含用于控制输出信号的频率调制以使得将其维持在所界定的频率范围内的模块。控制调制频率存在许多优点。如上文所论述，一个实例是出于系统通用的目的，输入参考信号的频率可在广泛的频率范围中选择，同时仍维持对调制频率的控制。
更具体来说，设备500包括输入信号频率检测器502、调制信号频率控制器504、调制信号产生器506及扩频信号产生器508。输入信号频率检测器502接收输入信号，且产生指示输入信号的频率或与输入信号的频率相关的第一信号S1。作为实例，在先前所论述的系统400中，PCKL时钟计数器402、OSC计数器404及第一寄存器406可以为输入信号频率检测器502的实施方案。调制信号频率控制器504基于信号S1产生用于控制调制信号S3的频率的第二信号S2。作为实例，此允许输入信号的频率如由信号S1所指示在广泛的范围内变化，同时调制信号频率控制器504产生用以控制调制信号S3的频率的第二信号S2。作为实例，在先前所论述的系统400中，解码器408及第二寄存器410可以为调制信号频率控制器504的实施方案。
调制信号产生器506基于由调制信号频率控制器504产生的第二信号S2产生调制信号S3。作为实例，在先前所论述的设备300中，分频器316、调制波形产生器318及δ-σ调制器320可以为调制信号产生器506的实施方案。最后，扩频信号产生器508产生经调制信号S3调制的扩频信号。作为实例，在先前所论述的设备300中，PLL元件(即相位/频率检测器304、电荷泵306、环路滤波器308、VCO 310及可编程分频器312)可以为扩频信号产生器508的实施方案。
尽管已结合各种实施例描述本发明，但将了解本发明能够具有进一步修改。此中请案打算涵盖本发明的任何变化形式、使用或变更，所述变化形式、使用或变更通常遵循本发明的原理且包含与本发明背离但归属于与本发明相关的技术内的习知及习惯实践范围内的所述变化形式、使用或变更。
Claims (25)
1.一种用于产生扩频信号的设备，其包括：
检测器，其适于产生与输入信号的频率相关的第一信号；
控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；
调制信号产生器，其适于基于所述第二信号产生所述调制信号；
扩频信号产生器，其适于基于所述调制信号产生所述扩频信号；
第一计数器，其适于产生具有经断言逻辑电平的第三信号，所述经断言逻辑电平具有与所述输入信号的所述频率相关的持续时间；及
第二计数器，其适于大致基于参考振荡器信号的在所述第三信号的所述经断言逻辑电平的所述持续时间内产生的周期的数目产生计数，其中所述第一信号包括所述计数。
2.如权利要求1所述的设备，其中所述检测器进一步包括第一寄存器，所述第一寄存器适于基于由所述第一计数器产生的第四信号及所述输入信号输出所述计数。
3.如权利要求2所述的设备，其中所述第四信号适于在所述第三信号的所述经断言逻辑电平结束之后的大致所界定的时间间隔处启用所述第一寄存器。
4.如权利要求2所述的设备，其中所述第一寄存器适于响应于所述输入信号的触发沿而输出所述计数。
5.如权利要求2所述的设备，其中所述控制器包括解码器，所述解码器适于基于所述计数产生所述第二信号。
6.如权利要求5所述的设备，其中所述解码器包括用以将所述计数映射到所述第二信号的查找表。
7.如权利要求5所述的设备，其中所述解码器适于执行算法或执行等式运算以从所述计数产生所述第二信号。
8.如权利要求5所述的设备，其中所述控制器进一步包括第二寄存器，所述第二寄存器适于基于由所述第一计数器产生的第五信号及所述输入信号输出所述第二信号。
9.如权利要求8所述的设备，其中所述第五信号适于在所述第三信号的所述经断言逻辑电平结束之后的大致所界定的时间间隔处启用所述第二寄存器。
10.如权利要求8所述的设备，其中所述第二寄存器适于响应于所述输入信号的触发沿而输出所述第二信号。
11.如权利要求1所述的设备，其中所述控制器适于响应于所述输入信号的所述频率的变化而产生用以将所述调制信号的所述频率维持在所界定的频率范围内的所述第二信号。
12.如权利要求1所述的设备，其中所述控制器包括解码器，所述解码器适于基于所述第一信号产生所述第二信号。
13.如权利要求12所述的设备，其中所述解码器包括用以将所述第一信号映射到所述第二信号的查找表。
14.如权利要求12所述的设备，其中所述解码器适于执行算法或执行等式运算以从所述第一信号产生所述第二信号。
15.如权利要求1所述的设备，其中所述调制信号产生器包括分频器，所述分频器适于通过根据所述第二信号分割第四信号的频率来产生第三信号。
16.如权利要求15所述的设备，其中所述调制信号产生器进一步包括调制波形产生器，所述调制波形产生器适于产生包含一周期的第五信号，所述周期包括所界定的步长数目，其中所述步长的速率由所述第三信号控制。
17.如权利要求16所述的设备，其中所述第五信号包括大致三角形或赫希-科斯形的周期性波形。
18.如权利要求16所述的设备，其中所述调制信号产生器进一步包括δ-σ调制器，所述δ-σ调制器适于基于所述第四及第五信号产生所述调制信号。
19.如权利要求18所述的设备，其中所述扩频信号产生器包括锁相环(PLL)，且其中所述第四信号由所述PLL产生。
20.如权利要求19所述的设备，其中所述PLL包括：
压控振荡器(VCO)，其适于产生所述扩频信号；及
可编程分频器，其适于基于所述扩频信号及所述调制信号产生所述第四信号。
21.如权利要求1所述的设备，其中所述扩频信号产生器包括锁相环(PLL)，所述锁相环适于基于所述调制信号产生所述扩频信号。
22.如权利要求21所述的设备，其中所述PLL包括：
压控振荡器(VCO)，其适于产生所述扩频信号；
可编程分频器，其适于通过以由所述调制信号控制的因数分割所述扩频信号的所述频率来产生第三信号；
相位/频率检测器，其适于基于所述第三信号及与所述输入信号相关的第四信号产生错误信号；及
控制电路，其适于基于所述错误信号控制所述VCO。
23.如权利要求22所述的设备，其进一步包括适于分割所述输入信号的所述频率以产生所述第四信号的分频器。
24.如权利要求22所述的设备，其中所述控制电路包括：
电荷泵，其适于基于所述错误信号产生电流；及
滤波器，其适于基于由所述电荷泵产生的所述电流形成用于所述VCO的控制电压。
25.一种用于以基于输入时钟信号的速率发射数据的设备，其包括：
用于产生扩频时钟信号的设备，其包括：
检测器，其适于产生与所述输入时钟信号的频率相关的第一信号；
控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；
调制信号产生器，其适于基于所述第二信号产生所述调制信号；
扩频信号产生器，其适于基于所述调制信号产生所述扩频时钟信号；
第一计数器，其适于产生具有经断言逻辑电平的第三信号，所述经断言逻辑电平具有与所述输入信号的所述频率相关的持续时间；及
第二计数器，其适于大致基于参考振荡器信号的在所述第三信号的所述经断言逻辑电平的所述持续时间内产生的周期的数目产生计数，其中所述第一信号包括所述计数；及
适于基于所述扩频时钟信号发射所述数据的设备。
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