CN101964656B - 一种锁相环 - Google Patents

Abstract

本发明提供了一种锁相环，其包括：震荡时钟产生器，用于产生参考时钟信号；鉴相器，用于将参考时钟信号与由分频模块输出的分频后的时钟信号的差值转换为电压信号；压控振荡器，用于将电压信号转化为压控震荡输出时钟信号；分频模块，用于根据参考时钟信号与压控震荡输出时钟信号的频率误差对压控震荡输出时钟信号进行分频得到分频后的时钟信号，并将该分频后的时钟信号输出至鉴相器的输入端。本发明解决了相关技术中PLL产生的时钟的精度较低以及抖动的较高的问题，达到了提高产生的时钟信号的精度以及降低产生的时钟信号的抖动的效果。

Description

一种锁相环

技术领域

本发明涉及图像处理领域和通讯领域，具体而言，涉及一种锁相环及频率自适应技术。

背景技术

锁相环(Phase-Locked Loop，PLL)频率合成技术是目前常用的精确确定频率的方法。该技术可以实现时钟合成的技术有两种，分别是整数分频锁相环技术和分数分频锁相环技术。但是在改进锁相环频率合成器的相位噪声性能时，分数分频锁相环技术可以提供相对参考频率较窄的步长和更快速的调频锁定时间，在输出时钟精度以及更小的抖动上亦有更大的优势。在分数分频这一概念的实现中，使用了一个全数字的∑Δ调节器，用于调节瞬时的分频比，图1示出了根据相关技术的采用∑Δ调节器的分数分频锁相环的结构示意图。如图1所示，现有的分数分频锁相环由鉴相器、环滤波器(Loop Filter)、VCO(Voltage Controlled Oscillator，压控振荡器)、多模数分频器、以及∑Δ调节器组成。

在常用的频率计算公式中，我们可以得到：

$\mathrm{fv}=\frac{M}{N}\mathrm{fl}---\left(1\right)$

其中，fv为像素时钟信号的频率，

为量化的频率关系参数，fl为参考时钟信号的频率。

为了满足压控振荡器的要求，必须降低参考时钟信号频率fl，并且保证最终的除数N为整数且不为0。所以，我们得到了公式(2)：

${\mathrm{fv}}^{\′}=\frac{\mathrm{kpM}}{N}{\mathrm{fl}}^{\′}/k---\left(2\right)$

其中，参数p是除法器的必要参考时钟频率的初值。在DP(Display Port，VESA组织定义的一种数字视频/音频传输接口)应用中，依赖于链路的时钟信号频率为270MHz或162MHz来确定p的值等于20或是12，以便于fl′取固定值13.5MHz；参数k是VCO范围内的除数，k用于将低输出频率变换到VCO范围内，在DP应用中，fv′的范围是135MHz～350MHz。即，fl′是限定在一定范围内的fl的值。

公式(2)实际上计算的是分数分频锁相环∑Δ的输入。在DP的正常应用中，如果我们应用链路时钟频率(270MHz或162MHz)作为PLL的参考时钟频率，我们可以得到fv′，然后除以k，最后就可以得到像素时钟信号频率fv(fv＝fv′/k)。即，fv′是限定在一定范围内的fv的值。

目前现有技术中，DP标准受M、N计算的限制，并通过主链路发送。这样，将引入频率误差和量化噪声，导致PLL产生的时钟的精度下降以及抖动的升高。另外，如果DP源允许扩展频谱(SSC)存在，链路时钟信号应具有扩展信息。该情况下PLL不能解决该频率扩展后fv的精度和抖动的问题。在DP应用中，由于时钟精度和抖动问题使得图像显示效果和音频输出效果产生严重影响，严重的会使得图像出现明显波纹状噪声，声音出现杂音。

发明内容

本发明旨在提供一种锁相环，能够解决相关技术中PLL产生的时钟的精度较低以及抖动的较高的问题。

在本发明的实施例中，提供了一种锁相环，包括：震荡时钟产生器，用于产生参考时钟信号；鉴相器，用于将参考时钟信号与由分频模块输出的分频后的时钟信号的差值转换为电压信号；压控振荡器，用于将电压信号转化为压控震荡输出时钟信号；分频模块，用于根据参考时钟信号与压控震荡输出时钟信号的频率误差对压控震荡输出时钟信号进行分频得到上述分频后的时钟信号，并将该分频后的时钟信号输出至鉴相器的输入端。

进一步地，在上述的锁相环中，还包括：第一低通滤波器，其连接在鉴相器和压控振荡器之间，用于对鉴相器输出的电压信号进行低通滤波，并将滤波后的电压信号输出至压控振荡器。

进一步地，在上述的锁相环中，分频模块包括：先入先出单元，用于以参考时钟信号作为时钟信号写入内容以及以读取的压控震荡输出时钟信号作为时钟信号读出内容，并根据读/写过程中读/写指针的状态确定先入先出存储器的空满状态；根据空满状态确定参考时钟信号与压控震荡输出时钟信号的频率误差；调节器单元，用于根据频率误差确定分频器的分频参数；分频器，用于使用调节器单元提供的分频参数对压控震荡输出时钟信号进行分频，并将分频后的时钟信号提供给调节器单元作为时钟信号。

进一步地，在上述的锁相环中，先入先出单元包括：先入先出存储器，用于存储以参考时钟信号作为时钟信号写入的内容以及以压控震荡输出时钟信号作为时钟信号读出的内容，其中，在读/写过程中，向写指针所指向的地址写入内容和/或从读指针所指向的地址读出内容；指针控制器，用于在读/写过程中控制读/写指针所指向的地址；以及根据读/写指针的状态确定先入先出存储器的空满状态，根据空满状态确定频率误差。

进一步地，在上述的锁相环中，先入先出单元还包括：第二低通滤波器，用于对频率误差进行低通滤波后输出到调节器单元。

进一步地，在上述的锁相环中，第二低通滤波器为二阶自适应低通滤波器。

进一步地，在上述的锁相环中，调节器单元包括：除法器，用于使用输入的量化的频率关系参数得到分频比；加法器，用于将除法器输出的分频比与先入先出单元输出的频率误差相加；∑Δ调节器，用于对加法器输出的分频比与频率误差之和进行∑Δ调制，得到分频参数。

本发明中的锁相环中，分频模块通过根据参考时钟信号fr与压控震荡输出时钟信号fs的频率误差对fs进行分频，并将分频后的时钟信号反馈到鉴相器，这样，可以产生所需频率的自适应的高精度低抖动的时钟信号，从而解决了相关技术中PLL产生的时钟的精度较低以及抖动的较高的问题，达到了提高产生的时钟信号的精度以及降低产生的时钟信号的抖动的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据相关技术的采用∑Δ调节器的分数分频锁相环的结构示意图；

图2示出了根据本发明一个实施例的锁相环的模块图；

图3示出了根据本发明一个优选实施例的具体实现模块图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

图2示出了根据本发明一个实施例的锁相环的模块图，包括：震荡时钟产生器10、鉴相器20、压控振荡器30、和分频模块40，其中：

震荡时钟产生器10，用于产生参考时钟信号fr；

鉴相器20，其与震荡时钟产生器10电连接，用于将参考时钟信号fr与由分频模块40输出的分频后的时钟信号的差值转换为电压信号；

压控振荡器30，其与鉴相器20电连接，用于将鉴相器20输出的电压信号转化为压控震荡输出时钟信号fs；

分频模块40，其与鉴相器20和压控振荡器30电连接，用于根据参考时钟信号fr与压控震荡输出时钟信号fs的频率误差Δ对压控震荡输出时钟信号fs进行分频得到上述分频后的时钟信号，并将该分频后的时钟信号输出至鉴相器10的输入端。

本实施例的锁相环中，分频模块通过根据参考时钟信号fr与压控震荡输出时钟信号fs的频率误差对fs进行分频，并将分频后的时钟信号反馈到鉴相器，这样，可以产生所需频率的自适应的高精度低抖动的时钟信号，从而解决了相关技术中PLL产生的时钟的精度较低以及抖动的较高的问题，达到了提高产生的时钟信号的精度以及降低产生的时钟信号的抖动的效果。

优选地，上述锁相环中还可以包括：第一低通滤波器(LPF)50，其连接在鉴相器20和压控振荡器30之间，用于对由鉴相器20输出的电压信号进行低通滤波，并将滤波后的电压信号输出至压控振荡器30。这样，鉴相器20输出的电压信号首先经该第一LPF 50进行低通滤波后再进入VCO 30进行压控振荡，可以滤除不必要的噪声等。

在实际应用中，为了获得参考时钟信号fr与压控震荡输出时钟信号fs的频率误差Δ，可以利用已有的分数分频锁相环和∑Δ技术，通过引入能够对输出时钟(即压控震荡输出时钟信号fs)的频率进行精度很高的调整的先入先出单元(包括自适应滤波器)，以彻底地解决输出时钟的精度较低和抖动过大的问题。

图3示出了根据本发明一个优选实施例的具体实现模块图，其在图2中的分频模块40中引入了根据FIFO(先入先出堆栈)状态进行自适应滤波后精细调整锁相环的分频比(即

)的单元(可以称为先入先出单元)，以达到精细调整输出时钟的目的。优选地，上述分频模块40具体可以包括：先入先出单元402，用于以参考时钟信号fr作为时钟信号写入内容(该内容可以是各种音视频数据等)以及以压控震荡输出时钟信号fs作为时钟信号读出内容，并根据读/写过程中读/写指针的状态确定先入先出存储器4022的空满状态；根据该空满状态确定参考时钟信号fr与压控震荡输出时钟信号fs的频率误差Δ；调节器单元404，用于根据该频率误差Δ确定分频器406的分频参数N′；分频器406，用于使用调节器单元404提供的分频参数N′对压控震荡输出时钟信号fs进行分频，并将分频后的时钟信号提供给调节器单元作为时钟信号。从而，可以通过fr与fs的频率误差Δ来精细调整锁相环的分频比。

例如，在DP应用中，本发明的一个实施例设计了两层的先进先出存储器(First In First Outs，FIFO)将视频包重构为视频流。FIFO状态可以反映时钟误差(FIFO读写过程中频率误差会通过积累反映为FIFO中数据的空满状态)。所以，消除频率差的方法就是应用FIFO状态来指示频率误差，然后，在PLL中进行误差补偿。另外，如果希望输出的视频像素时间降低抖动且不影响扩展频率，参考时钟必须不受干扰，这需要引入低抖动的高精度时钟。当写入FIFO的平均带宽发生变化的时候，FIFO中数据的积累效应会使得读写指针状态发生变化，此状态就需要引入二阶自适应滤波器来跟随FIFO指针的变化并产生频率调整的信息，此信息将反映在PLL的分频比的变化上，以达到频率精细调整并尽量小地影响输出时钟的抖动。

从而优选地，在实际应用中，上述先入先出单元402可以进一步包括：先入先出存储器4022，用于存储以参考时钟信号fr作为时钟信号写入的内容以及以压控震荡输出时钟信号fs作为时钟信号读出的内容，其中，在上述的读/写过程中，向写指针所指向的地址写入内容和/或从读指针所指向的地址读出内容；指针控制器4024，其与先入先出存储器4022电连接，用于在上述的读写过程中控制读/写指针所指向的地址；以及根据读/写指针的状态确定先入先出存储器4022的空满状态，根据该空满状态确定参考时钟信号fr与压控震荡输出时钟信号fs的频率误差Δ，并将该频率误差Δ输出给第二低通滤波器4026；第二低通滤波器4026，其与指针控制器4024电连接，用于对的频率误差Δ进行低通滤波后输出到调节器单元404。

由于指针控制器4024可以控制读指针和写指针，因此其可以获知读/写指针的状态(例如，读/写指针所指向的地址以及移动的方向)，从而可以通过读/写指针的状态获知FIFO存储器是趋向于空还是趋向于满(即空满状态)，若趋向于空则可以确定fr小于fs，反之，则可以确定fr大于fs。

优选地，上述第二低通滤波器4026可以为二阶自适应低通滤波器，用于产生调整参数，对频率误差Δ进行调整后再输出给调节器单元404中的加法器4044，从而可以避免过调整或调整不足。

优选地，上述调节器单元404具体包括：除法器4042，用于使用输入的量化的频率关系参数(即

)得到分频比(即)；加法器4044，其与除法器4042电连接，用于将除法器4042输出的分频比与先入先出单元402输出的频率误差Δ相加；∑Δ调节器4046，其与加法器4044电连接，用于对加法器4044输出的分频比与频率误差Δ之和进行∑Δ调制，得到上述分频参数。其中，调节器单元404以分频器406输出的分频后的时钟信号作为时钟信号。

根据上述实施例的锁相环，为了获得自动调节的优势，在本发明的实施例中可以将公式(2)变换为下述公式(3)：

${\mathrm{fv}}^{\′}=(\frac{\mathrm{kpM}}{N}\±\mathrm{\Δ}){\mathrm{fl}}^{\′\′}/k---\left(3\right)$

其中，Δ是在FIFO状态下的低通滤波后的自动调节值(即上述的参考时钟信号fr与压控震荡输出时钟信号fs的频率误差Δ)；fl″是一个新的参考时钟信号的频率，该信号与链路时钟信号和像素时钟信号无关。

分数分频PLL的自动调节应用于需要严格精确的频率和低抖动时钟情况下。为了达到这个目的，需要考虑一些前提条件。

1、FIFO状态的变化需要能够反映FIFO在时间上的真实情形。

例如，FIFO的读写指针差初始值为8(即写8个数据之后才开始读)，当处于正常的读写过程中指针差变为9，这说明读写速度发生变化，变化结果为读速度偏慢(数据在FIFO中一个数据的积累)，这时此信息就能够反映出当前时刻的频率变化累计结果。

2、FIFO需要有足够的空间以适应大量数据的输入或是吞吐量的变化(吞吐量依赖于源设备硬件的执行情况或是SSC使得数据累计的结果)。

3、一个两阶的自适应低通滤波器应该被用于处理FIFO状态，用于产生调整参数并可避免过/不够的调整。所以需要仔细考虑合适的最小调节系数和其他参数。

例如，当指针差变为9，此数据将作为此自适应低通滤波器的输入之一，另一输入即为调整系数。滤波器根据输入参数的计算，得出此次调整的方向和具体值，该值将累加到∑Δ的输入中，最终实现将PLL输出频率调整变快的目的，此后，经过一段时间的累积效应，FIFO的读写指针差将回到8(初始正常值)。同时该参数(或其他参数)可以使得输出时钟的抖动值发生变化，因此可以通过调节参数使得最终的抖动值满足系统的真实要求。

4、在DP应用中，垂直消隐的时间段不能被调整，因为此时FIFO中没有读写操作，因此也就没有读写指针的变化来作为调整的依据。所以可以通过使用另一个低通滤波器获得平均调整值用于本次无法调节的时隙。此滤波器为不同于第一低通滤波器和第二低通滤波器的另一个附加滤波器，在DP的视频传输应用中，此滤波器为必须的。由于此滤波器的存在使得在无法进行调整的垂直消音期间的累计误差不会太大，以使得正常调整开始时的调整值过大造成PLL输出时钟的抖动变大。而在DP的音频传输应用中，此滤波器则不需要，因为音频流不存在无数据的情况。

5、来自于源设备的M/N值只能在每次常规操作时间段应用于一次，以防止此后得到的M值的变化造成大的时钟抖动。

6、对于消除SSC的影响，一个低抖动参考时钟需应用于此小数分频PLL来防止输入SSC(Spreading Spectrum)的影响。

7、自动调节值Δ需要增加到∑Δ的输入中，以得到更精确更低的抖动时钟。因为自动调节值是数字量化的结果，其本身具有离散系统的特性，即带有数字量化噪声。累加到∑Δ中后，∑Δ的特性会使得量化噪声推向高频部分，而此高频部分的噪声会通过PLL得到有效地滤除，最终得到信噪比优化的高精度、低抖动的时钟信号。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

通过在已广泛应用的分数分频PLL结构的基础上，增加自适应的频率调节数字单元(即先入先出单元)，可以实现一个自动调节的时钟产生闭环系统，该自适应闭环系统可以保证PLL输出的时钟的精度，并且使得时钟抖动保持在可以接受的范围内。在真实的DP应用中，通过该系统的应用，可以使得视频流时钟的精度大大提高，保证了视频流在后续处理中的顺畅稳定，同时也使得时钟抖动满足了最严格的标准要求，有效地杜绝了视频图像中的波纹噪声。同时，由于此方法简便易行，可以在大规模集成电路中用数字电路的方法实现，不会造成成本的增加。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种锁相环，其特征在于，包括：

震荡时钟产生器，用于产生参考时钟信号；

鉴相器，用于将所述参考时钟信号与由分频模块输出的分频后的时钟信号的差值转换为电压信号；

压控振荡器，用于将所述电压信号转化为压控震荡输出时钟信号；

所述分频模块，用于根据所述参考时钟信号与所述压控震荡输出时钟信号的频率误差对所述压控震荡输出时钟信号进行分频，并将所述分频后的时钟信号输出至所述鉴相器的输入端；

第一低通滤波器，其连接在所述鉴相器和所述压控振荡器之间，用于对所述鉴相器输出的所述电压信号进行低通滤波，并将滤波后的电压信号输出至所述压控振荡器，

其中，所述分频模块包括：

先入先出单元，用于以所述参考时钟信号作为时钟信号写入内容以及以读取的所述压控震荡输出时钟信号作为时钟信号读出内容，并根据读/写过程中读/写指针的状态确定先入先出存储器的空满状态；根据所述空满状态确定所述参考时钟信号与所述压控震荡输出时钟信号的频率误差；

调节器单元，用于根据所述频率误差确定分频器的分频参数；

所述分频器，用于使用所述调节器单元提供的所述分频参数对所述压控震荡输出时钟信号进行分频，并将所述分频后的时钟信号提供给所述调节器单元作为时钟信号。

2.根据权利要求1所述的锁相环，其特征在于，所述先入先出单元包括：

所述先入先出存储器，用于存储以所述参考时钟信号作为时钟信号写入的内容以及以所述压控震荡输出时钟信号作为时钟信号读出的内容，其中，在所述读/写过程中，向所述写指针所指向的地址写入内容和/或从所述读指针所指向的地址读出内容；

指针控制器，用于在所述读/写过程中控制所述读/写指针所指向的地址；以及根据所述读/写指针的状态确定所述先入先出存储器的空满状态，根据所述空满状态确定所述频率误差。

3.根据权利要求1所述的锁相环，其特征在于，所述先入先出单元还包括：

第二低通滤波器，用于对所述频率误差进行低通滤波后输出到所述调节器单元。

4.根据权利要求3所述的锁相环，其特征在于，所述第二低通滤波器为二阶自适应低通滤波器。

5.根据权利要求1所述的锁相环，其特征在于，所述调节器单元包括：

除法器，用于使用输入的量化的频率关系参数得到分频比；

加法器，用于将所述除法器输出的所述分频比与所述先入先出单元输出的所述频率误差相加；

∑Δ调节器，用于对所述加法器输出的所述分频比与所述频率误差之和进行∑Δ调制，得到所述分频参数。

Images