CN1065397C - 低相位噪声调谐器及其实现方法 - Google Patents

Abstract

本发明涉及一种低相位的噪声调谐器，该调谐器通过对传统调谐器本振相位噪声的分析，采用直接数字式频率合成器(DOS)技术解决了频率分辩率和相位噪声的矛盾，突破了传统锁相式频率合成器的限制，良好地满足了高清晰电视接收机的性能要求，易于推广使用。

Description

低相位噪声调谐器及其实现方法

本发明的涉及一种电视接收技术设备，尤其是一种低相位的噪声调谐器。

传统的调谐器的调谐方式依赖于调谐器的本地振荡器，这种调谐器的工作原理是从天线上进来的频率为∫_u(48MHz-860MHz)全频道的电视信号，经过高频放大，放大到一个合适的电平进入混频器的信号输入端，同时通过遥控或手动控制本地振荡器，使其输出的频率∫_L与所需要频道的信号相对应，∫_L加到混频器的本振输入端，两者相差差出一个固定的中频信号∫_L，若要改换频道，只需要改变本振的频率∫_L就可以了。所以说频道的调谐依赖于本地振荡器。而本地振荡器一般由频率综合器来完成，它的工作原理是用一个控制电压来驱动压控振荡器(VCO)，使VCO产生一个近似期望得到的频率，用分频器将VCO输出信号频率除以一个整数值。这个整数值的选取条件是：假如要使VCO恰好产生所期望的频率，那么所得到的信号将正好与参考频率相同，分频所得到的信号与参考频率信号同时输入鉴相器，鉴相器比较两输入后，输出一个与两输入信号频率之差成适当比例的电压。鉴相器输出通过一个保证环路稳定所必须的滤波器后作为控制电压输入VCO。于是VCO的输出信号就正好调整到所期望的频率上。

锁相环的工作性能与几个因素有关：(1)参考信号频率，(2)环路分频比，(3)环路滤波器带宽。参考频率越小，环路频率分辨率就越高。环路分频比的大小对环路噪声性能的影响很大。参考频率中的任何相位噪声或寄生噪声出现在环路输出端时都要增加20LogN倍。滤波器带宽一般是参考频率的的5-10倍，它会影响环路在新频率上的稳定速度，所以滤波器带宽越窄，环路锁定在新频率上的速度越慢。

这些构成工作性能的因素表明了设计一个信道间隔要窄、输出频率要多的锁相环路所存在的困难。与参考频率(从而得频率步进)相比，假如VCO输出频率很高，环路分频比就必须很大，因此，参考信号中的任何噪声出现在环路输出端时都将被乘上一个很大的数值。由于这个原因，传统的频率合成器常由两个或者多个锁相环组成。每个锁相环的频率分辩率不同，并且各有对应的输出频率范围。在这种结构中，频率范围相对较宽的低分辩率的环路和频率范围较窄的高分辩率的环路这两者的输出相混合。用频率分辩率高低不同的环路来提供频率步进较小的宽带锁相环。

由于电视频道划分的特殊性(即相邻频道的间隔不完全一样)，所以要保证不漏台，鉴相频率应选比较低才可以(小于250KHz)，这样当选看高频道电视时，环路分频比就比较大，因此就会产生比较大的相位噪声恶化量。这种相位噪声恶化是传统锁相环所固有的，也是传统锁相环无法克服的。

本发明的目的在于提供一种低相环噪声调谐器，且以它的调谐本振的特点解决传统的频率综合器输出相位噪声大、频率分频率低及换频速度慢的问题。

本发明的技术方案是这样实现的：

鉴相器(III)与低通滤波器(IV)、压控振荡器(VI)、分频器(V)之间构成一串行的信号回路，且所述的压控振荡器(VI)的输出端是所述信号回路的信号输出端。

所述的逻辑控制器(I)是由拨码开关(BMK)，可擦可编程只读存储器(IC₂)，锁存器(IC₃、IC₄)，计数器(IC₅、IC₆)构成的，其中，拨码开关(BMK)的每一输出端均连接锁存器(IC₃、IC₄)的各一输入端，而锁存器(IC₃)的五个输出端分别与计数器(IC₅)的五个输入端连接，(IC₄)的八个输出端分别与计数器(IC₆)的八个输入端连接，并且，计数器(IC₅、IC₆)的各自信号输出端脚11相对于只读存贮器(IC₂)的或门P1并联，或门P1的另一输入端与计数器(IC₅)的脚16端连接。

所述的直接数字式频率合成器(II)是由单片DDS调制器(IC₁)及它的外围阻容元件构成的。所述的鉴相器(III)，低通滤波器(IV)是由一组鉴相器电路(J_I、J_II)、一泵电路、一放大器(A)构成的且同制作在鉴频鉴相器(IC₇)上。所述的分频器(V)是一种由十分频器(IC₈)、四分频器(IC₉)构成的固定分频器。

所述的压控振荡器(VI)是由压控振荡器(IC₁₀)构成的，其中，压控振荡器(IC₁₀)的0脚输出端为振荡器输出端。

以低相位噪声调谐器实现的方法能够反映出该调谐器工作的具体步骤，这些步骤是以鉴相环(以下称PLL)采用直接数字式频率合成器(以下称DDS)提供环路参考频率。DDS通过下述过程提供数字化周期频率：先进行相位累加，再通过一个正弦ROM表将相位转化成周期波形，然后用数模转换器把所得的代表周期波形的数字转换成模拟信号。DDS提供的模拟信号作为鉴相环的参考频率频率源。鉴相环以参考频率为增量，通过改变环路分频比对输出频率进行粗调。通过改变DDS输出频率(即锁相环参考频率)对输出频率进行细调。细调增量为DDS输出频率乘以环路分频比。目前，在工程设计中，采用以DDS和鉴相环PLL相结合的方法构成的DDS／PLL组合式频率合成器，可以在得到高的工作频率的同时，仍能较好地保持快速跳频、高频率分辩率及低相位噪声的特点，有效地突破了DDS的应用限制。

下面结合附图及实施例对本发明作进一步说明：

图1是现有技术中典型调谐器的工作原理框图；

图2是现有技术中典型频率综合器的工作原理框图；

图3是本发明DDS激励PLL的工作原理框图；

图4是本发明中直接数字式频率合成器的工作原理示意图；

图5是本发明中逻辑控制的工作原理示意图；

图6是本发明中鉴相器和低通滤波器的工作原理示意图；

图7是本发明中分频器的工作原理示意图；

图8是本发明中压控振荡器的工作原理示意图；

由图3至图7，并比较图1、图2本发明一种低相位噪声调谐器，是由逻辑控制器I、直接数字式频率合成器II、鉴相器III、低通滤波器IV、分频器V、压控振荡器VI构成，其中，在鉴相器III与低通滤波器IV、压控振荡器VI、分频器V之间构成一串行的信号回路，且所述的压控振荡器VI的输出端是该信号回路的信号输出端。同时，作为一种低相位噪声调谐器的实现方法，是包括了由直接数字式合成器DDS产生的模拟信号直接作为能够使鉴相环PLL产生倍频率输出信号的实现步骤；其中，由直接数字式合成器DDS提供的方法步骤是：

(a)相位累加的信号传递过程；

(b)相位转化成正弦ROM的周期波形信号的传递过程；

(c)将周期波形的数字信号转换成模拟信号的过程；并且，由直接数字式合成器提供的参考频率源为锁相环(PLL)的增量所实现的方法步骤是：

(d)由环路分频比对输出频率的粗调过程；

(e)由对粗调输出频率反馈的细调过程。

并且，上述的逻辑控制I是由拨码开关(BMK)，可擦可编程只读存储器IC₂(74LS161)，锁存器IC₃、IC₄(57C43)，计数器IC₅、IC₆(74HC574)构成的，其中，拨码开关(BMK)的每一输出端均连接锁存器IC₃、IC₄的各一输入端，而锁存器IC₃的五个输出端分别与计数器IC₅的五个输入端连接，IC₄的八个输出端分别与计数器IC₆的八个输入端连接，并且，计数器IC₅、IC₆的各自信号输出端脚11相对于只读存贮器IC₂的或门P1并联，或门P1的另一输入端与计数器IC5的脚16端连接。而上述的直接数字式频率合成器II是由单片DDS调制器IC₁(AD7008)及它的外围阻容元件构成的；鉴相器单元III、低通滤波器IV是由一组鉴相器电路J_I、J_II、一泵电路、一放大器(A)构成的且同制作在鉴频鉴相器IC₇(MC4044)上，上述的分频器V是一种由十分频器IC₈、四分频器IC₉构成的固定分频器，且分频式是IC₈=MC12013(÷10)、IC₉=74HC74(÷4)。上述的压控振荡器VI是由压控振荡器IC₁₀(POS-2000)构成的，其中，压控振荡器IC₁₀的0脚输出端为振荡器输出端。

在图3中主要强调的是以DDS为激励信号的DDS／PLL频率合成器的实现方案；

在图4中主要强调的是直接数字式频合成器单元以大规模集成电路的方式实现的方案；

图5中主要强调的是逻辑控制单元为DDS提供所需要的控制信号的实现方案；

图6中主要强调是鉴相器单元和低通滤波的单元的工作实现方案；

图7中主要强调的是分频器单元是由IC₈、IC₉芯片构成且以选分频比N=40的实现方案；

图8中主要强调的是压控振荡器单元的工作实现方案；

通过对以上诸图的分析，实施例说明的事实是鉴相环路对DDS的输出信号起倍频作用。该方案通过采用高的鉴相频率来提高PLL的转换速度，并利用DDS的高分辩力来保证频率间隔。同时PLL的带通滤波性能对DDS的带外杂散有抑制作用，其优点是电路结构简单，成本低，易于控制，易于集成。由于PLL是倍频PLL，因此落在环路带宽内的DDS输出的相位噪声将倍增20logNdB，所以采用此方案时，N值不宜取得太大，从而保证系统的噪声性能。

该设计通过采用高的鉴相频率来提高PLL的转换速度，并利用DDS的高分辩力来保证频率间隔。同时，可变分频比N取值不大，从而保证了系统的相位噪声性能。以12频道为例，DDS输出频率为10．13MHz，环路分频比N=25，这样理论上相位噪声恶化量较传统的频率合成器改善32dB。

由上述方案并结合现有技术存在的缺憾，不难发现本发明涉及的低相位噪声调谐器所产生的积极效果是：频率分辩率非常高；相位噪声很低；杂散抑制高等特点。与此同时，该设计还具有低成本、低功耗和小体积的特点，突破了传统锁相式频率合成器的限制，良好地满足了高清晰度电视(HDTV)接收机的性能要求，易于进行推广使用。

Claims (6)

1．一种低相位噪声调谐器，包括逻辑控制器(I)、直接数字式频率合成器(II)、鉴相器(III)、低通滤波器(IV)、分频器(V)、压控振荡器(VI)，其特征是，所述的鉴相器(III)与低通滤波器(IV)、压控振荡器(VI)、分频器(V)之间构成一串行的信号回路，且所述的压控振荡器(VI)的输出端是所述信号回路的信号输出端。

2．根据权利要求1所述的低相位噪声调谐器，其特征是所述的逻辑控制器(I)是由拨码开关(BMK)，可擦可编程只读存储器(IC₂)，第一、第二锁存器(IC₃、IC₄)，第一、第二计数器(IC₅、IC₆)构成的，其中，拨码开关(BMK)的每一输出端均连接所述第一、第二锁存器(IC₃、IC₄)的各一输入端，而所述第一锁存器(IC₃)的五个输出端分别与所述第一计数器(IC₅)的五个输入端连接，所述第二锁存器(IC₄)的八个输出端分别与所述第二计数器(IC₆)的八个输入端连接，并且，所述的第一、第二计数器(IC₅、IC₆)的各自信号输出端脚11相对于只读存贮器(IC₂)的或门(P1)并联，或门(P1)的另一输入端与所述的第一计数器(IC₅)的脚16端连接。

3．根据权利要求1所述的低相位噪声调谐器，其特征是所述的直接数字式频率合成器(II)是由单片DDS调制器(IC₁)及它的外围阻容元件构成的。

4．根据权利要求1所述的低相位噪声调谐器，其特征是所述的鉴相器(III)，低通滤波器(IV)是由一组鉴相器电路(J_I、J_II)、一泵电路、一放大器(A)构成，且同制作在鉴频鉴相器(IC₇)上。

5．根据权利要求1所述的低相位噪声调谐器，其特征是所述的分频器(V)是一种由十分频器(IC₈)、四分频器(IC₉)构成的固定分频器。

6．根据权利要求1所述的低相位噪声调谐器，其特征是所述的压控振荡器(VI)是由压控振荡器(IC₁₀)构成的，其中，压控振荡器(IC₁₀)的0脚输出端为振荡器输出端。

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