CN101957798B - 具有存储器集成电路的装置 - Google Patents

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Abstract

本发明公开了一种具有存储器集成电路的装置，该装置具有存储器阵列及控制逻辑。控制逻辑至少具有第一地址模式及第二地址模式。于第一地址模式下，指令包含第一指令码与第一长度地址。而于第二地址模式下，指令包含第一指令码与第二长度地址。第一长度地址不同于第二长度地址。

Description

具有存储器集成电路的装置
技术领域
本发明是有关于一种串行存储器接口，例如是串行周边接口，尤其是一种具有存储器集成电路的装置。本发明主张2009年7月17日申请的美国专利临时申请案61/226,569的优先权，其于此并入作参考。
背景技术
现有的串行闪存使用一种经由输入接脚的24位地址串流，用以存取高达128Mb的存储器。因为储存容量因地址位的数目而限制于128Mb，所以其应用受限于存储器容量。
发明内容
说明于此的串行存储器接口的各种实施例是适合扩大的存储器容量。
本发明的一个实施例为一种装置，其包含具有存储器阵列、接口及控制逻辑的存储器集成电路装置。
存储器集成电路装置具有第一存储器空间、第二存储器空间、接口以及控制逻辑。
前述接口包含用以接收指令的输入接脚。
控制逻辑具有一种处理指令的多重地址模式的可选择模式。多重地址模式包含：
(i)一第一地址模式，其中指令包含一第一指令码与第一长度地址；与
(ii)一第二地址模式，其中指令包含第一指令码与第二长度地址。
于某些实施例中，存储器阵列的第一存储器空间可由第一长度地址所寻址。存储器阵列的第二存储器空间可由第二长度地址所寻址。第一长度地址不同于第二长度地址。于某些实施例中，第一存储器空间为第二存储器空间的一部分。
指令码可被共享在不同的地址模式之间。于某些实施例中，第一指令码为多重指令码的其中之一，且多重指令码兼容于第一长度地址与第二长度地址。
控制逻辑可具有一预设地址模式。于某些实施例中，控制逻辑在预设为第一地址状态下处理包含第一指令码与第一长度地址的指令，而非于第二地址模式下处理包含第二指令码与第二长度地址的指令。于某些实施例中，在通电与恢复通电之后，控制逻辑是于第一模式下处理包含第一指令码与第一长度地址的指令。
一地址模式指令码可将控制逻辑将处于两地址模式之间改变。于某些实施例中，响应于控制逻辑处理包含一地址模式指令码的指令，控制逻辑将处于第二地址模式处理包含第一指令码与第二长度地址的指令。于某些实施例中，响应于控制逻辑处理包含一地址模式指令码的指令，控制逻辑离开用以处理包含第一指令码与第一长度地址的指令的第一地址模式。
另一地址模式指令码可将控制逻辑返回至一先前地址模式。于某些实施例中，每次控制逻辑处理包含第一地址模式指令码的指令后，响应于控制逻辑处理包含不同于第一地址模式指令码的一第二地址模式指令码的指令，控制逻辑将处于第一地址模式处理包含第一指令码与第一长度地址的指令。于某些实施例中，每次控制逻辑处理包含第一地址模式指令码的指令后，响应于控制逻辑处理包含不同于第一地址模式指令码的一第二地址模式指令码的指令，控制逻辑离开用以处理包含第一指令码与第二长度地址的指令的第二地址模式。
本发明的此种实施例是有利于维持与包含前世代的科技的产品的兼容性，以使遗留代码(legacy code)并不被重写。
区别不同存储器空间的一存储器位置可储存成一欲存取存储器空间的指示。某些实施例更包含一存储器空间缓存器，其不同于第一存储器空间与第二存储器空间。存储器空间缓存器指示是否存取第一存储器空间或第二存储器空间。
于某些实施例中，存储器集成电路装置具有多重存储器空间及一存储器空间缓存器。
存储器阵列的多重存储器空间包含一预设存储器空间。多重存储器空间的每个存储器空间可经由一预先决定长度地址所寻址。于某些实施例中，预设存储器空间为另一存储器空间的一部分。
存储器空间缓存器不同于多重存储器空间。存储器空间缓存器指示是否存取预设存储器空间或多重存储器空间的另一存储器空间。
控制逻辑依据存储器空间缓存器于预设存储器空间或多重存储器空间的另一存储器空间上执行指令。
多重存储器空间可包含一预设存储器空间。于某些实施例中，多重存储器空间包含至少预设存储器空间与一非预设存储器空间，而预定长度地址的预设存储器空间与预定长度地址的非预设存储器空间具有不同的地址长度。于某些实施例中，在通电与恢复通电之后，存储器空间缓存器指示存取预设存储器空间。
一地址模式指令码可将控制逻辑将处于两地址空间之间改变。于某些实施例中，响应于控制逻辑处理包含一地址模式指令码的指令，存储器空间缓存器指示存取另一存储器空间而非预设存储器空间。于某些实施例中，响应于控制逻辑处理包含一地址模式指令码的指令，存储器空间缓存器不再指示对预设存储器空间的存取。
另一地址模式指令码可将控制逻辑返回至一先前地址空间。于某些实施例中，每次控制逻辑处理包含第一地址模式指令码的指令后，响应于控制逻辑处理包含不同于第一地址模式指令码的一第二地址模式指令码的指令，存储器空间缓存器指示存取预设存储器空间。
本发明的此种实施例是有利于维持与包含前世代的科技的产品的兼容性，以使遗留代码并不需要被重写。于某些实施例中，因应于用以接收包含一读取指令码的指令的控制逻辑，控制逻辑读取：(i)来自预设存储器空间的数据；以及(ii)来自另一存储器空间的数据，另一存储器空间无法由预设存储器空间的预定长度地址所寻址。
本发明的又另一实施例中存储器阵列具有一第一容量，其可由一第一长度地址所寻址。存储器阵列包含一子阵列。子阵列具有一第二容量，其可由一第二长度地址所寻址。第二容量小于第一容量，且第二长度短于第一长度。
控制逻辑执行包含一指令码与一地址的指令。控制逻辑利用因应于指令码的第一长度地址为一第一组指令码的其中一个的方式来执行指令。控制逻辑利用因应于指令码的第二长度地址为一第二组指令码的其中一个的方式来执行指令。控制逻辑响应于第一组指令码中的一指令码来执行包含第一长度地址的指令。控制逻辑响应于第二组指令码中的指令码来执行包含第二长度地址的指令。
指令码可在第一组指令码与第二组指令码之间有所差异。于某些实施例中，在第一组指令码中的指令码不同于在第二组指令码中的指令码。
本发明的此种实施例是有利于维持与包含前世代的科技的产品的兼容性，以使遗留代码并不需要被重写。于某些实施例中，因应于用以接收包含一读取指令码的指令的控制逻辑，控制逻辑读取：(i)来自子阵列的数据；以及(ii)来自存储器阵列的数据，存储器阵列无法由第二长度地址所寻址。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为具有在收到32位地址模式指令码之时进入32位地址模式的预设24位地址模式的存储器集成电路的操作的一例，以使多个存储器指令是利用下述条件被处理：(i)多个32位存储器地址；以及(ii)共通于24位地址模式与32位地址模式的多个共享指令码。
图2为补充图1的存储器集成电路的操作的一例，于其中存储器集成电路在收到24位地址模式指令码之时，离开32位地址模式并回复至24位地址模式，以使多个存储器指令利用下述条件被处理：(i)多个24位存储器地址，与(ii)共通于24位地址模式与32位地址模式的多个共享指令码。
图3为图1与图2的存储器集成电路的处理流程的一例，其依据存储器集成电路的目前的地址模式，利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；以及(ii)多个24位存储器地址或多个32位存储器地址。
图4为图1至图3的存储器集成电路的一例子的方块图，其依据存储器集成电路的目前的地址模式，利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
图5为存储器集成电路的处理流程的一例，其处理多个地址模式指令；储存存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)且因此利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
图6为图5的存储器集成电路的一例子的方块图，其处理多个地址模式指令；储存存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)且因此利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
图7为存储器集成电路的处理流程的一例，其处理指示存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)的多个地址模式指令，且因此利用下述条件处理多个存储器指令：(i)不同于24位地址模式与32位地址模式的多个指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
图8为图7的存储器集成电路的一例子的方块图，其处理指示存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)的多个地址模式指令，且因此利用下述条件处理多个存储器指令：(i)不同于24位地址模式与32位地址模式的多个指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
图9为具有通过不同长度的存储器地址(例如，多个24位存储器地址与多个32位存储器地址)而被寻址的多重存储器空间的存储器集成电路的存储器构造的一例。
【主要元件符号说明】
302-318：方法步骤
400：存储器阵列
401：列译码器
402：字线
403：行译码器
404：位线
405：总线
406：感测放大器/数据输入结构
407：总线
408：偏压配置电源电压
409：状态机
411：数据输入线
415：数据输出线
450：集成电路
502-518：方法步骤
600：存储器阵列
601：列译码器
602：字线
603：行译码器
604：位线
605：总线
606：感测放大器/数据输入结构
607：总线
608：偏压配置电源电压
609：状态机
611：数据输入线
613：存储器空间缓存器
615：数据输出线
650：集成电路
702-710：方法步骤
800：存储器阵列
801：列译码器
802：字线
803：行译码器
804：位线
805：总线
806：感测放大器/数据输入结构
807：总线
808：偏压配置电源电压
809：状态机
811：数据输入线
815：数据输出线
850：集成电路
具体实施方式
因此，本发明提供一种供串行闪存用的各种新接口，其具有存取大于现有的串行闪存的存储器空间的能力(超过128Mb)，同时仍然与既存的串行闪存规格兼容。
一种供READ操作用的现有的串行闪存输入为：
(8位命令)+(24位地址)
一种串行闪存的新接口可经由下述机构而实施。每个可在既存的封装(例如8接脚、16接脚、28接脚、24-BGA等)上被实施，因此不需要改变封装规格或接脚指派。
第一种方法：设定长地址模式(LA模式)
(a)在输入一操作命令(例如供READ用的″03h″)以设定一内部指示器(例如标识)之前或之后，使用一命令(例如″F2h″)以将串行闪存装置切换成一种长地址模式，以能使此装置将大于24(譬如32位(四个字节)、40位(五个字节)、48位(六个字节)等)的一预定数目的位认定为供操作用的地址。举例而言，供32位地址用的读取命令序列可包含一串行比特流，其包含一长地址模式命令、一读取命令与四个字节的地址；供40位地址用的读取命令序列包含一长地址模式命令、一读取命令与五个字节的地址；等等。
图1为具有在收到32位地址模式指令码之时进入32位地址模式的预设24位地址模式的存储器集成电路的操作的一例，以使多个存储器指令利用下述条件被处理：(i)多个32位存储器地址；与(ii)共通于24位地址模式与32位地址模式的多个共享指令码。
(b)在执行此操作之后，其可能是一项设计的选择，用以使此装置自动回复至正常模式(24位地址)，或通过另一命令(例如″F3h″)以手动地离开长地址模式，然后回到正常模式。
图2为补充图1的存储器集成电路的操作的一例，于其中存储器集成电路在收到24位地址模式指令码之时，离开32位地址模式并回复至24位地址模式，以使多个存储器指令利用下述条件被处理：(i)多个24位存储器地址，与(ii)共通于24位地址模式与32位地址模式的多个共享指令码。
(c)如果不同命令是分别使用于不同长度的地址，举例而言，使用″F2h″用以进入至32位LA模式中，而使用″F4h″用以进入至40位LA模式中等，则接口可以是更具有弹性。我们可以为所有LA模式使用相同的命令(例如″F3h″)用以离开至正常模式，或者我们可以为每个LA模式使用不同的离开命令。当然，在完成一个LA模式操作之后，自动离开至正常模式亦为一项设计的选择。
(d)此装置将在断电(或在通电)时被复位到正常模式。
图3为图1与图2的存储器集成电路的处理流程的一例，其依据存储器集成电路的目前的地址模式，利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
于302中，产生通电。于304中，在通电以后进入具有24个位地址的处理指令的一预设模式。于306中，开始在24位地址模式中的例行操作。一个具有共享指令码与24位地址的指令被接收。指令码是共享的，因为指令码的使用是不管集成电路是否在24位地址模式或32位地址模式。这种共享指令码的例子为：READ(读取数据)、FAST READ(快速读取数据)、2READ(在2个I/O接脚上插入每两个位的2x I/O读取命令)、4READ(在4个I/O接脚上插入每四个位的4x I/O读取命令)、4PP(采用4个I/O接脚的四页(quad page)程序)、SE(区段擦除)、BE(区块擦除64KB)、BE 32K(区块擦除32KB)、PP(页面程序)、CP(在每个字节数据已被编程之后，自动增加地址至下一个较高地址的连续编程模式)、REMS(读取电子制造商&装置ID)、REMS2(供2x I/O模式用的读取ID)、REMS4(供4x I/O模式用的读取ID)、SBLK(供一特定区块或区段的写入保护用的单一区块锁)、SBULK(取消区块或区段写入保护状态的单一区块解锁)、RDBLOCK(用以读取一特定区块或区段的保护锁住的状态的区块保护读取)、以及RDDMC(读取可发现的存储器能力以取得操作特征、结构与供货商规定的信息，例如确认装置的信息、存储器容量、操作电压时序信息)。
于308中，包含共享指令码与24位地址的指令被处理。于310中，如果未接收到一地址模式指令码，则继续在24位地址模式中的例行操作，且回路再继续回到306。于310中，如果接收到一地址模式指令码，则于312中，集成电路进入32位地址模式。于312中，开始在32位地址模式中的例行操作。一个具有共享指令码与32位地址的指令被接收。指令码是共享的，因为指令码的使用是不管集成电路是否在24位地址模式或32位地址模式。于316中，包含共享指令码与32位地址的指令被处理。于318中，如果未接收到一地址模式指令码，则继续以32位地址模式的例行操作，且回路再继续回到314。于318中，如果接收到一地址模式指令码，则于304中，集成电路回复至24位地址模式。
图4为图1至图3的存储器集成电路的一例子的方块图，其依据存储器集成电路的目前的地址模式，利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
一集成电路450具有一存储器阵列400，其具有一32位可寻址存储器空间与一24位可寻址存储器空间。一字线(或列)与区块选择译码器401被连接至多条字线402且与其电气连通，并沿着存储器阵列400中的列配置。一位线(行)译码器与多个驱动器403被连接至沿着存储器阵列400中的行配置的多条位线404，并与其电气连通，用以从存储器阵列400中的存储器单元读取数据，并写入数据至存储器阵列400中的存储器单元。总线405上的地址是被提供至多个字线译码器与驱动器401并提供至位线译码器403。在方块406中的感测放大器与数据输入结构(包含供读取、编程与擦除模式用的电流源)是经由总线407而连接至位线译码器403。偏压配置电源电压驱动列译码器401与字线402，以及行译码器403与位线404。一状态机409亦驱动列译码器401与字线402，以及行译码器403与位线404。状态机409为一种编程、擦除与读取偏压配置状态机，其利用在存储器模式之间所共享的指令码来处理多个指令。数据是经由数据输入线411而从集成电路450上的输入/输出端提供给方块406中的数据输入结构。数据是经由数据输出线415而从方块406中的感测放大器提供给集成电路450上的输入/输出端，或提供给在集成电路450内部或外部的其它数据目标。
第二种方法：使用多页设定
(a)使用至少一标识(或多个标识)或一缓存器(譬如供16页用的4位)作为一个″页面指示符″，其中每页包含128Mb，且每个可经由一24位地址而被存取。
(b)类似于先前方法，在一操作命令(例如供READ用的″03h″)之前或之后，可使用一命令(例如″F2h″)以设定待执行此操作的存储器的页面。
(c)标识或缓存器可经由一命令(例如″F3h″)而被复位到预设页，或在完成此操作之后，或在断电(或通电)中自动地复位到预设页。
图5为存储器集成电路的处理流程的一例，其处理多个地址模式指令；储存存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)且因此利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
于502中，产生通电。于504中，在通电以后，预设存储器空间缓存器内容指示一24位可寻址存储器空间，以能利用24个位地址处理指令以存取24位可寻址存储器空间。于506中，开始在24位可寻址存储器空间中的例行操作。一个具有共享指令码与24位地址的指令被接收。这种共享指令码的例子为：READ(读取数据)、FAST READ(快速读取数据)，2READ(在2个I/O接脚上插入每两个位的2x I/O读取命令)、4READ(在4个I/O接脚上插入每四个位的4x I/O读取命令)、4PP(采用4个I/O接脚的四页(quad page)程序)、SE(区段擦除)、BE(区块擦除64KB)、BE 32K(区块擦除32KB)、PP(页面程序)、CP(在每个字节数据已被编程之后，自动增加地址至下一个较高地址的连续编程模式)、REMS(读取电子制造商&装置ID)、REMS2(供2x I/O模式用的读取ID)、REMS4(供4x I/O模式用的读取ID)、SBLK(供一特定区块或区段的写入保护用的单一区块锁)、SBULK(取消区块或区段写入保护状态的单一区块解锁)、RDBLOCK(用以读取一特定区块或区段的保护锁住的状态的区块保护读取)、以及RDDMC(读取可发现的存储器能力以取得操作特征、结构与供货商规定的信息，例如确认装置的信息、存储器容量、操作电压时序信息)。
于508中，包含共享指令码与24位地址的指令被处理。于510中，如果未接收到修改存储器空间缓存器的指令码，则继续在24位可寻址存储器空间中的例行操作，且回路再继续回到506。于510中，如果接收到修改存储器空间缓存器的指令码，则于512中，集成电路相应地进入32位可寻址存储器空间。于512中，在32位可寻址存储器空间中进行例行操作。一个具有共享指令码与32位地址的指令被接收。指令码是共享的，因为指令码的使用是不管集成电路是否在24位可寻址存储器空间或32位可寻址存储器空间中。于516中，包含共享指令码与32位地址的指令被处理。于518中，如果未接收到修改存储器空间缓存器的指令码，则继续在32位可寻址存储器空间中的例行操作，且回路再继续回到514。于518中，如果接收到修改存储器空间缓存器的指令码，则于504中，集成电路回复至24位可寻址存储器空间。
图6为图5的存储器集成电路的一例子的方块图，其处理多个地址模式指令；储存存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)且因此利用下述条件处理多个存储器指令：(i)共通于24位地址模式与32位地址模式的多个共享指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
一集成电路650具有一存储器阵列600，其具有一32位可寻址存储器空间与一24位可寻址存储器空间。一字线(或列)与区块选择译码器601被连接至多条字线602且与其电气连通，并沿着存储器阵列600中的列配置。一位线(行)译码器与多个驱动器603被连接至沿着存储器阵列600中的行配置的多条位线604，并与其电气连通，用以从存储器阵列600中的存储器单元读取数据，并写入数据至存储器阵列600中的存储器单元。总线605上的地址是被提供至多个字线译码器与驱动器601并提供至位线译码器603。在方块606中的感测放大器与数据输入结构(包含供读取、编程与擦除模式用的电流源)是经由总线607而连接至位线译码器603。偏压配置电源电压驱动列译码器601与字线602，以及行译码器603与位线604。一状态机609亦驱动列译码器601与字线602，以及行译码器603与位线604。状态机609为一种程序、擦除与读取偏压配置状态机，其利用在存储器模式之间所共享的指令码来处理多个指令。一存储器空间缓存器613是由状态机609所控制，并储存指示目前可寻址存储器空间的数据。数据是经由数据输入线611而从集成电路650上的输入/输出端提供给方块606中的数据输入结构。数据是经由数据输出线615而从方块606中的感测放大器提供给集成电路650上的输入/输出端，或提供给在集成电路650内部或外部的其它数据目标。
第三种方法：使用长地址命令
(a)我们可指定一整组的新命令，用以执行长地址操作。
(b)举例而言，″03h″为一既存命令且可作为相关于24位地址的READ操作，接着，我们可使用″F3h″作为相关于32位地址的READ操作。
(c)优点为输入的格式是更兼容于既存的格式，其为跟随地址的命令。缺点为由于在例如MX25L12805D或MX25L12845E的工业标准串行闪存中可得到的有限数目的命令选择，如果我们想要具有标准命令与扩充命令的装置，可能只可得到一种双地址模式装置，同时受限于只有8位命令。
图7为存储器集成电路的处理流程的一例，其处理指示存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)的多个地址模式指令，且因此利用下述条件处理多个存储器指令：(i)不同于24位地址模式与32位地址模式的多个指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
于702中，集成电路通电。然后，后来的操作取决于指令是否包含在32位指令码组或24位指令码组中的指令码。于704中，一指令被接收，且指令包含在24位指令码组中的一指令码与一24位地址。于706中，指令被处理，其包含在24位指令码组中的指令码与24位地址。于708中，一指令被接收，且指令包含在32位指令码组中的一指令码与一32位地址。于710中，指令被处理，且指令包含在32位指令码组中的指令码与32位地址。
图8为图7的存储器集成电路的一例子的方块图，其处理指示存储器集成电路的目前的地址模式(例如，24位地址模式或32位地址模式)的多个地址模式指令，且因此利用下述条件处理多个存储器指令：(i)不同于24位地址模式与32位地址模式的多个指令码；与(ii)多个24位存储器地址或多个32位存储器地址。
一集成电路850具有一存储器阵列800，其具有一32位可寻址存储器空间与一24位可寻址存储器空间。一字线(或列)与区块选择译码器801被连接至多条字线802且与其电气连通，并沿着存储器阵列800中的列配置。一位线(行)译码器与多个驱动器803被连接至沿着存储器阵列800中的行配置的多条位线804，并与其电气连通，用以从存储器阵列800中的存储器单元读取数据，并写入数据至存储器阵列800中的存储器单元。总线805上的地址是被提供至多个字线译码器与驱动器801并提供至位线译码器803。在方块806中的感测放大器与数据输入结构(包含供读取、编程与擦除模式用的电流源)是经由总线807而连接至位线译码器803。偏压配置电源电压驱动列译码器801与字线802，以及行译码器803与位线804。一状态机809亦驱动列译码器801与字线802，以及行译码器803与位线804。状态机809为一种编程、擦除与读取偏压配置状态机，其利用在存储器模式之间不同的指令码来处理多个指令。数据是经由数据输入线811而从集成电路850上的输入/输出端提供给方块806中的数据输入结构。数据是经由数据输出线815而从方块806中的感测放大器提供给集成电路850上的输入/输出端，或提供给在集成电路850内部或外部的其它数据目标。
额外细节
关于串行读取命令，长地址模式可利用第一方法，通过开始进行读取于特定起始长地址(尤其是由长地址所识别的128Mb区段)来操作，并相继地继续进行，直到CS#位被触发为止，于此，于提供128Mb自动的串行读取的一替代方案中，地址缠绕于在由长地址识别的特定128Mb区段之内的序列读取中，或于提供整个扩充阵列的自动串行读取的另一替代方案中，地址缠绕至第一低的地址区段。
关于串行读取命令，长地址模式可通过开始于标识或缓存器中的128Mb区段中的特定启动地址的读取，而以第二方法来操作，并相继地继续进行，直到CS#位被触发为止，于此，于一替代方案中，地址缠绕在被识别的128Mb区段之内，或于另一替代方案中，地址缠绕至第一低的地址区段。举例而言，在标准SPI闪存中，安全缓存器的位2可被使用作为标识，并被写入作为缓存器写入命令。
关于串行读取命令，长地址模式可通过开始于被扩充命令组识别的128Mb区段的特定启动地址的读取，而以第三方法来操作，并相继地继续进行，直到CS#位被触发为止，于此，于一替代方案中，地址缠绕在被识别的128Mb区段之内，或于另一替代方案中，地址被缠绕至第一低的地址组。
第一、第二与第三方法可通过修改SPI闪存而被实施，SPI闪存的代表装置包含MX25L12805D与MX25L12845E，其规格被附上并并入于此。这些方法可能被实施于其它装置与结构中。
第一方法的变形例可包含更新软件或命令译码逻辑以认定扩充命令组，并添加一译码器以供于扩充地址空间中被选择，以因应解码命令。
第二方法的变形例可包含添加状态缓存器，或使用于特定状态缓存器中的保留空间以供模式标识或缓存器用，且更新软件或命令译码逻辑以认定扩充命令组，并添加译码器以供于扩充地址空间中被选择，以因应译码扩充命令与模式标识或缓存器。
第三方法的变形例可包含更新软件或命令译码逻辑以认定扩充命令组，并添加译码器以供于扩充地址空间中被选择，以因应解码扩充命令。
本发明亦提供一种系统，其包含串行存储器控制器与串行存储器的组合。控制器，例如供使用SPI串行接口的串行闪存用的工业标准串行周边接口SPI总线主控装置，可依据第一、第二与第三方法，通过只有软件及/或软件更新来变化，而不需改变实体的串行接口。
实施例可向后兼容于在如上所述的SPI串行闪存装置的起始的128Mb的原始的24位地址协议。在起始的128Mb，数据仍然可被如存在于128Mb协议的24位地址命令读出。序列读取可继续读出所有256Mb，如果没有地址改变超过初始的128M的话。这可致能驱动串行装置以直接下载整体码至DRAM或其它工作存储器的应用。
图9为具有多重存储器空间被不同长度的存储器地址(例如24位存储器地址与32位存储器地址)寻址的存储器集成电路的存储器构造的例子。
例示存储器构造是关于256兆位存储器。256兆位存储器是被分割成512个64Kbyte(千字节)区块，或1024个32Kbyte区块。每个64Kbyte区块具有16区段。每个32Kbyte区块具有8区段。所显示的为256兆位存储器的开头与结束区段的地址范围。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求范围所界定的为准。

Claims (16)

1.一种具有存储器集成电路的装置
包含：
一存储器阵列包括：
一第一存储器空间，可为一第一长度地址所寻址；
一第二存储器空间，可为一不同于该第一长度地址的第二长度地址所寻址；
一接口，包含一输入接脚，用以接收一存储器指令；以及
一控制逻辑，具有多个地址模式，用以处理该存储器指令，该多个地址模式包含：
一第一地址模式，于该第一地址模式下，该存储器指令包含一第一指令码与该第一长度地址；及
一第二地址模式，于该第二地址模式下，该存储器指令包含该第一指令码与该第二长度地址。
2.根据权利要求1所述的具有存储器集成电路的装置，其中该第一指令码为多个指令码的其中之一，且该多个指令码兼容于该第一长度地址及该第二长度地址。
3.根据权利要求1所述的具有存储器集成电路的装置，其中该控制逻辑预设处于该第一地址模式，该控制逻辑将处于该第一地址模式处理包含该第一指令码与该第一长度地址的存储器指令。
4.根据权利要求1所述的具有存储器集成电路的装置，其中响应于该控制逻辑处理一包含一地址模式指令码的指令，该控制逻辑将处于该第二地址模式处理包含该第一指令码与该第二长度地址的存储器指令。
5.根据权利要求1所述的具有存储器集成电路的装置，其中响应于该控制逻辑处理一包括一第一地址模式指令码的存储器指令，该控制逻辑将处于该第二地址模式处理包含该第一指令码与该第二长度地址的存储器指令；且
其中响应于该控制逻辑处理一包括不同于该第一地址模式指令码的一第二地址模式指令码的存储器指令，该控制逻辑将处于该处理一包含该第一指令码与该第一长度地址的存储器指令的第一地址模式。
6.根据权利要求1所述的具有存储器集成电路的装置，其中：
响应于该控制逻辑处理一包括一第一地址模式指令码的存储器指令，该控制逻辑将处于该第二地址模式处理包含该第一指令码与该第二长度地址的存储器指令；且
其中响应于该控制逻辑处理一包括不同于该第一地址模式指令码的一第二地址模式指令码的存储器指令，该控制逻辑将离开该用以处理包含该第一指令码与该第二长度地址的存储器指令的第二地址模式。
7.根据权利要求1所述的具有存储器集成电路的装置，其中在通电与恢复通电之后，该控制逻辑处于第一模式处理一包含该第一指令码与该第一长度地址的存储器指令。
8.根据权利要求1所述的具有存储器集成电路的装置，更包含：
一存储器空间缓存器，不同于该第一存储器空间与该第二存储器空间，该存储器空间缓存器指示是否存取该第一存储器空间或该第二存储器空间。
9.根据权利要求1所述的具有存储器集成电路的装置，其中该第一存储器空间为该第二存储器空间的一部分。
10.根据权利要求1所述的具有存储器集成电路的装置，其中当该控制逻辑将处于该第一地址模式，控制逻辑接收包含一读取指令码与该第一长度地址的存储器指令时，该控制逻辑读取：(i)来自该第一存储器空间的数据，该第一存储器空间由第一长度地址开始；以及(ii)来自该第二存储器空间的数据，该第二存储器空间无法经由该第一长度地址存取。
11.根据权利要求1所述的具有存储器集成电路的装置，其中该存储器阵列的该多个存储器空间包含一预设存储器空间，该些存储器空间的每个存储器空间可由一预定长度地址所寻址，且该具有存储器集成电路的装置还包括：
一存储器空间缓存器，不同于该些存储器空间，该存储器空间缓存器指示是否存取该预设存储器空间或该些存储器空间的另一存储器空间；
其中该控制逻辑依据该存储器空间缓存器于该预设存储器空间或该些存储器空间的该另一存储器空间上执行该指令。
12.根据权利要求11所述的具有存储器集成电路的装置，其中该些存储器空间包含至少该预设存储器空间与一非预设存储器空间，而该预设存储器空间的该预定长度地址与该非预设存储器空间的该预定长度地址具有不同的地址长度。
13.根据权利要求11所述的具有存储器集成电路的装置，其中响应于该控制逻辑处理一包含一地址模式指令码的存储器指令，该存储器空间缓存器指示存取该另一存储器空间。
14.根据权利要求11所述的具有存储器集成电路的装置，其中响应于该控制逻辑处理一包含一第一地址模式指令码的存储器指令，该存储器空间缓存器指示存取该另一存储器空间；且
响应于该控制逻辑处理一包含不同于该第一地址模式指令码的一第二地址模式指令码的存储器指令，该存储器空间缓存器指示存取该预设存储器空间。
15.根据权利要求11所述的具有存储器集成电路的装置，其中在通电与恢复通电之后，该存储器空间缓存器指示存取该预设存储器空间。
16.根据权利要求1所述的具有存储器集成电路的装置，其中该存储器阵列包含可由该第一长度地址所寻址的一第一容量，该存储器阵列包含可由该第二长度地址所寻址的一第二容量的一子阵列，该第二长度短于该第一长度，其中该控制逻辑响应于一第一组指令码中的指令码来执行包含该第一长度地址的存储器指令，而该控制逻辑响应于一第二组指令码中的指令码来执行包含该第二长度地址的存储器指令。
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