CN101937901A - 线路基板及其制作方法与封装结构 - Google Patents

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Abstract

本发明公开了一种线路基板及其制作方法与封装结构。该线路基板包括内部线路结构、第一导电层、第二导电层、第一介电层、多个第一导电盲孔、第一电镀种子层、第二介电层、多个第二导电盲孔、第二电镀种子层、第三导电层、第三电镀种子层以及第四导电层。第一导电盲孔内埋于第一介电层中且连接部分第一导电层。第一电镀种子层配置于第一导电盲孔与第一导电层之间。第二导电盲孔内埋于第二介电层中且连接部分第二导电层。第二电镀种子层配置于第二导电盲孔与第二导电层之间。部分第三导电层通过第一导电盲孔与第一导电层电性连接。第三电镀种子层配置于第三导电层与第一导电盲孔之间。部分第四导电层通过第二导电盲孔与第二导电层电性连接。

Description

线路基板及其制作方法与封装结构
技术领域
本发明涉及一种线路板及其制作方法与半导体结构及其制作方法，且特别是涉及一种线路基板及其制作方法与封装结构及其制作方法。
背景技术
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。常见的封装方法是芯片通过引线接合(wire bonding)或倒装接合(flip chip bonding)的方式而安装至封装载板，以使芯片上的接点可电性连接至封装载板。因此，芯片的接点分布可通过封装载板重新配置，以符合下一层级的外部元件的接点分布。
发明内容
本发明提供一种线路基板，用以承载芯片。
本发明提供一种线路基板的制作方法，用以制作上述的线路基板。
本发明提供一种封装结构，用以封装芯片。
本发明提供一种封装结构的制作方法，用以制作上述的封装结构。
本发明提出一种线路基板，其包括内部线路结构、第一导电层、第二导电层、第一介电层、多个第一导电盲孔、第一电镀种子层、第二介电层、多个第二导电盲孔、第二电镀种子层、第三导电层、第三电镀种子层以及第四导电层。内部线路结构具有彼此相对的上表面与下表面。第一导电层配置于上表面上且暴露出部分上表面。第二导电层配置于下表面上且暴露出部分下表面。第一介电层配置于内部线路结构的上表面上且覆盖第一导电层。第一导电盲孔内埋于第一介电层中且与部分第一导电层相连接。第一电镀种子层配置于每一第一导电盲孔与第一导电层之间。第二介电层配置于内部线路结构的下表面上且覆盖第二导电层。第二导电盲孔内埋于第二介电层中且与部分第二导电层相连接。第二电镀种子层配置于每一第二导电盲孔与第二导电层之间以及第二介电层上。第三导电层配置于第一介电层上，其中部分第三导电层通过第一导电盲孔与第一导电层电性连接。第三电镀种子层配置于第三导电层与每一第一导电盲孔之间以及第一介电层上。第四导电层配置于第二介电层上，其中部分第四导电层通过第二导电盲孔与第二导电层电性连接，且第四导电层与第二导电盲孔一体成型。
本发明还提出一种封装结构，其包括线路基板以及芯片。线路基板包括内部线路结构、第一导电层、第二导电层、第一介电层、多个第一导电盲孔、第一电镀种子层、第二介电层、多个第二导电盲孔、第二电镀种子层、第三导电层、第三电镀种子层以及第四导电层。内部线路结构具有彼此相对的上表面与下表面。第一导电层配置于上表面上且暴露出部分上表面。第二导电层配置于下表面上且暴露出部分下表面。第一介电层配置于内部线路结构的上表面上且覆盖第一导电层。第一导电盲孔内埋于第一介电层中且与部分第一导电层相连接。第一电镀种子层配置于每一第一导电盲孔与第一导电层之间。第二介电层配置于内部线路结构的下表面上且覆盖第二导电层。第二导电盲孔内埋于第二介电层中且与部分第二导电层相连接。第二电镀种子层配置于每一第二导电盲孔与第二导电层之间以及第二介电层上。第三导电层配置于第一介电层上，其中部分第三导电层通过第一导电盲孔与第一导电层电性连接。第三电镀种子层配置于第三导电层与每一第一导电盲孔之间以及第一介电层上。第四导电层配置于第二介电层上，其中部分第四导电层通过第二导电盲孔与第二导电层电性连接，且第四导电层与第二导电盲孔一体成型。芯片配置于线路基板上并与线路基板电性连接。
本发明提出一种线路基板的制作方法，其中制作方法包括下述步骤。提供内部线路结构。内部线路结构具有彼此相对的上表面与下表面、配置于上表面上且暴露出部分上表面的第一导电层以及配置于下表面上且暴露出部分下表面的第二导电层。内部线路结构上已形成有配置于上表面上且覆盖第一导电层的第一介电层、配置于下表面上且覆盖第二导电层的第二介电层、多个内埋于第一介电层中且与部分第一导电层相连接的第一导电盲孔、多个内埋于第二介电层中且与部分第二导电层相连接的第二导电盲孔、配置于第二介电层上的第四导电层、配置于每一第一导电盲孔与第一导电层之间的第一电镀种子层以及配置于每一第二导电盲孔与第二导电层之间与第二介电层上的第二电镀种子层。部分第四导电层通过第二导电盲孔与第二导电层电性连接，且第四导电层与第二导电盲孔一体成型。固定内部线路结构于晶片载盘上使得第二介电层接触晶片载盘上。形成第三电镀种子层以及第三导电层于第一介电层上，其中部分第三导电层通过第一导电盲孔与第一导电层电性连接，且部分第三电镀种子层配置于第三导电层与每一第一导电盲孔之间。移除晶片载盘，以暴露出部分第四导电层以及部分第二介电层。
基于上述，由于本发明的线路基板可利用半导体晶片级设备来进行制作其上的导电线路，因此形成于线路基板上的导电线路的工艺良率较高，且其导电层的线宽与线距较小，可具有较为密集的导电线路。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明的实施例的一种封装结构的剖面示意图。
图2A至图2L为本发明的实施例的一种封装结构的制作方法的剖面示意图。
图3A至图3B为本发明的实施例的线路板单体结构及其与晶片载盘的配置示意图。
图4A至图4B为本发明的实施例的线路板单体结构及其与晶片载盘的配置示意图。
图5A至图5B为本发明的实施例的线路板单体结构及其与晶片载盘的配置示意图。
附图标记说明
100：封装结构
200：线路基板
200a、200b、200c：线路基板半成品
202、204、206：线路板单体结构
202a、204a：线路板次单体结构
210：内部线路结构
212：上表面
214：下表面
216：贯孔
220：导电层
220a：第一导电层
220b：第二导电层
220c：导电通孔
230a：第一介电层
230b：第二介电层
232：第一开口
234：第二开口
240：第一金属层
240a：第一导电盲孔
240b：第二导电盲孔
250：第二金属层
250a：第三导电层
250b：第四导电层
260a：第一防焊层
260b：第二防焊层
262：第一接垫
264：第二接垫
270：凸块
300：芯片
400a、400b、400c：晶片载盘
410：离形层
420a：第一电镀种子层
420b：第二电镀种子层
430：第三电镀种子层
440：图案化光致抗蚀剂层
具体实施方式
图1为本发明的实施例的一种封装结构的剖面示意图。请先参考图1，在本实施例中，封装结构100包括线路基板200以及芯片300，其中芯片300配置于线路基板200上并与线路基板200电性连接。
线路基板200包括内部线路结构210、第一导电层220a、第二导电层220b、第一介电层230a、多个第一导电盲孔240a、第一电镀种子层420a、第二介电层230b、多个第二导电盲孔240b、第二电镀种子层420b、第三导电层250a、第三电镀种子层430以及第四导电层250b。
详细来说，内部线路结构210具有彼此相对的上表面212与下表面214。在本实施例中，内部线路结构210例如是具有多个导电通孔220c的玻纤介电层，但本发明并不以此为限。在其他未绘示的实施例中，内部线路结构210亦可为由多层介电层与多层导电层所组成的叠层结构，且可通过多个导电连接结构来电性连接这些导电层。第一导电层220a配置于内部线路结构210的上表面212上且暴露出部分上表面212。第二导电层220b配置于内部线路结构210的下表面214上且暴露出部分下表面214。
第一介电层230a配置于内部线路结构210的上表面212上且覆盖第一导电层220a。这些第一导电盲孔240a内埋于第一介电层230a中且与部分第一导电层220a相连接。特别是，第一电镀种子层420a配置于每一第一导电盲孔240a与第一导电层220a之间。第二介电层230b配置于内部线路结构210的下表面214上且覆盖第二导电层220b。这些第二导电盲孔240b内埋于第二介电层230b中且与部分第二导电层220b相连接。特别是，第二电镀种子层420b配置于每一第二导电盲孔240b与第二导电层220b之间以及部分第二介电层230b上。值得一提的是，在本实施例中，第一介电层230a的厚度例如是小于或等于第二介电层230b的厚度。
第三导电层250a配置于第一介电层230a上，其中部分第三导电层250a通过这些第一导电盲孔240a与第一导电层220a电性连接。特别是，第三电镀种子层430配置于第三导电层250a与每一第一导电盲孔240a之间以及部分第一介电层230a上。第四导电层250b配置于第二介电层230b上，其中部分第四导电层250b通过这些第二导电盲孔240b与第二导电层220b电性连接，且第四导电层250b与这些第二导电盲孔240b一体成型。值得一提的是，在本实施例中，第三导电层250a的断面形状例如是由第一介电层230a朝向远离内部线路结构210的一端逐渐增大，且第三导电层250a的厚度例如是小于或等于第四导电层250b的厚度。
此外，本实施例的线路基板200还包括第一防焊层260a以及第二防焊层260b。第一防焊层260a包覆部分第三导电层250a以及第三导电层250a所暴露出的部分第一介电层230a，其中部分未被第一防焊层260a所包覆的第三导电层250a构成多个第一接垫262。第二防焊层260b包覆部分第四导电层250b以及第四导电层250b所暴露出的部分第二介电层230b，其中部分未被第二防焊层260b所包覆的第四导电层250b构成多个第二接垫264，而这些第二接垫264可通过多个焊球(未绘示)或凸块(未绘示)与外部电路(未绘示)电性连接。再者，本实施例的芯片300可通过多个预先设置于其上的导电凸块270而结构性且电性地连接至这些第一接垫262。
由于本实施例的第一导电层220a、这些第一导电盲孔240a、第三导电层250a、第二导电层220b、这些第二导电盲孔240b以及第四导电层250b是分别通过不同的工艺步骤以及采用不同等级的半导体工艺设备所形成。因此，这些第一导电盲孔240a与第一导电层220a以及第三导电层250a之间可分别具有第一电镀种子层420a以及第三电镀种子层430，而这些第二导电盲孔240b与第二导电层220b以及第四导电层250b却只具有第二电镀种子层420b。再者，通过采用不同等级的半导体工艺设备，本实施例的线路基板200的第三导电层250a的厚度可小于或等于第四导电层250b的厚度。
值得一提的是，在本实施例中，第一电镀种子层420a、第二电镀种子层420b以及第三电镀种子层430可例如是铜层或钛铜复合层。其中，若当第一电镀种子层420a、第二电镀种子层420b或第三电镀种子层430为铜层时，此铜层的厚度介于0.1微米至1微米之间。若当第一电镀种子层420a、第二电镀种子层420b或第三电镀种子层430为钛铜复合层时，此钛铜复合层是由钛层与铜层所构成，而此钛层的厚度介于1000埃至5000埃之间，此铜层的厚度介于1000埃至10000埃之间。
以上仅介绍本发明部分实施例的封装结构100，并未介绍本发明的封装结构的制作方法。对此，以下将以实施例来说明封装结构的制作方法，并配合图2A至图2L对封装结构的制作方法进行详细的说明。
图2A至图2L为本发明的实施例的一种封装结构的制作方法的剖面示意图。请先参考图2A，依照本实施例的封装结构的制作方法，首先，提供内部线路结构210，其中内部线路结构210具有彼此相对的上表面212与下表面214。在本实施例中，内部线路结构210例如是玻纤介电层，但于其他未绘示的实施例中，内部线路结构210亦可为由多层介电层与多层导电层所组成的叠层结构，且可通过多个导电连接结构来电性连接这些导电层，在此并不以此为限。
接着，请参考图2B，对内部线路结构210进行机械钻孔工艺，以形成至少一连接第一表面212以及第二表面214的贯孔216。接着，在对内部线路结构210进行电镀工艺，以形成导电层220于内部线路结构210的第一表面212上、第二表面214上以及这些贯孔216内，其中导电层220填满这些贯孔216而构成多个导电通孔结构220c。
接着，请参考图2C，对导电层220进行图案化工艺，以形成配置于内部线路结构210的上表面212上且暴露出部分上表面212的第一导电层220a以及配置于内部线路结构210的下表面214上且暴露出部分下表面214的第二导电层220b。在本实施例中，第一导电层220a可通过这些导电通孔结构220c而与第二导电层220b电性连接。
接着，请参考图2D，形成具有多个第一开口232的第一介电层230a以及具有多个第二开口234的第二介电层230b。第一介电层230a配置于内部线路结构210的上表面212上且覆盖第一导电层220a，其中这些第一开口232暴露出部分第一导电层220a。第二介电层230b配置于内部线路结构210的下表面214上且覆盖第二导电层220b，其中这些第二开口234暴露出部分第二导电层220b。在本实施例中，第一介电层230a的厚度例如是小于或等于第二介电层230b的厚度。
接着，请再参考图2D，形成第一电镀种子层420a于第一导电层220a与这些第一开口232之间以及第一介电层230a上与形成第二电镀种子层420b于第二导电层220b与这些第二开口234之间以及第二介电层230b上。其中，第一电镀种子层420a与第二种子层420b可例如是厚度介于0.1微米至1微米之间的铜层，或者是，包括钛层与铜层的钛铜复合层，其中此钛铜复合层的钛层的厚度介于1000埃至5000埃之间，而铜层的厚度介于1000埃至10000埃之间。
接着，请参考图2E，进行电镀工艺，以通过第一电镀种子层420a以及第二电镀种子层420b电镀第一金属层240于第一介电层230a上与这些第一开口232内以及电镀第二金属层250于第二介电层230b上与这些第二开口234内。在本实施例中，第一金属层240填满这些第一开口232且与这些第一开口232所暴露出的部分第一导电层220a电性连接。其中，第一电镀种子层420a位于第一金属层240与第一导电层220a之间以及第一金属层240与第一介电层230a之间。第二金属层250填满这些第二开口234且与这些第二开口234所暴露出的部分第二导电层220b电性连接，其中第二电镀种子层420b位于第二金属层250与第二导电层220b之间以及第二金属层250与第二介电层230b之间。
接着，请参考图2F，对第二金属层250进行图案化工艺，以于第二介电层230b上形成第四导电层250b，其中第四导电层250b暴露出部分第二介电层230b。换言之，配置于这些第二开口234内且填满这些第二开口234的部分第二金属层250可视为多个内埋于第二介电层230b中的第二导电盲孔240b，其中这些第二导电盲孔240b与部分第二导电层220b相连接，且部分第二电镀种子层420b位于每一第二导电盲孔240b与第二导电层230b之间。
由于本实施例的第四导电层250b与这些第二导电盲孔240b是通过同一道电镀工艺所形成，因此可视为是一体成型的结构。此外，部分第四导电层250b亦可通过这些第二导电盲孔240b与第二导电层220b电性连接。
接着，请再参考图2F，移除位于第一介电层230a上的部分第一金属层240及其下方的第一电镀种子层420a，以使位于这些第一开口232内的第一金属层240的表面与第一介电层230a的表面实质上切齐，而形成多个第一导电盲孔240a。换言之，这些第一导电盲孔240a内埋于第一介电层230a中并与部分第一导电层220a相连接，且第一电镀种子层420a位于每一第一导电盲孔240a与第一导电层230a之间。
接着，请参考图2G，形成第三电镀种子层430于第一介电层230a与这些第一导电盲孔240a上，其中第三电镀种子层430覆盖第一介电层230a以及这些第一导电盲孔240a，且第一电镀种子层420a位于第三电镀种子层430与第一导电盲孔240a之间。在本实施例中，第三电镀种子层430的形成方式例如是进行无电电镀工艺，以形成厚度介于0.1微米至1微米之间的铜层，或者是，进行溅镀工艺以形成包括钛层与铜层的钛铜复合层，其中此钛铜复合层的钛层的厚度介于1000埃至5000埃之间，而铜层的厚度介于1000埃至10000埃之间。
在此必须说明的是，至此的结构(包括内部线路结构210、第一导电层220a、第二导电层220b、第一介电层230a、这些第一导电盲孔240a、第一电镀种子层420a、第二介电层230b、这些第二导电盲孔240b、第二电镀种子层420b、第四导电层250b以及第三电镀种子层430)可视为线路基板半成品200a。
接着，请再参考图2H，将线路基板半成品200a通过离形膜410而固定于晶片载盘400a，其中第二介电层230b面对晶片载盘400a。之后，形成图案化光致抗蚀剂层440于第三电镀种子层430上，其中图案化光致抗蚀剂层440例如是采用正光致抗蚀剂，且图案化光致抗蚀剂层440暴露出部分第三电镀种子层430。在此必须说明的是，由于线路基板半成品200a是配置于晶片载盘400a上，因此线路基板半成品200a于后续的工艺中皆可采用半导体晶片级设备来进行制作其上的导电线路。
接着，请参考图2I，以图案化光致抗蚀剂层440为电镀掩模进行电镀工艺，以电镀第三导电层250a于图案化光致抗蚀剂层440所暴露出的部分第三电镀种子层430上，其中第三导电层250a并未覆盖图案化光致抗蚀剂层440。
接着，请参考图2J，移除图案化光致抗蚀剂层440及其下方的第三电镀种子层430，而形成第三导电层250a，其中第三导电层250a暴露出部分第一介电层230a。在本实施例中，第三导电层250a配置于第一介电层230a上，其中部分第三导电层250a通过这些第一导电盲孔240a及其下方的第三电镀种子层430与第一导电层220a电性连接，且第三电镀种子层430位于第三导电层250a与每一第一导电盲孔240a之间。此外，在本实施例中，移除图案化光致抗蚀剂层440的方法例如是剥离法(stripping)，而移除第三电镀种子层430的方法例如是快速蚀刻法(flash etching)。
值得一提的是，由于第三导电层250a可采用半导体晶片级设备来进行制作，因此第三导电层250a的厚度可小于或等于第四导电层250b的厚度，且第三导电层250a的线宽与线距也较小，例如线宽为15微米以下，线距为15微米以下，优选地，第三导电层250a的线宽以及线距皆为10微米，可具有较为密集的导电线路。再者，由于第三导电层250a是采用正形光致抗蚀剂来作为电镀掩模，因此第三导电层250a的断面形状例如是由第一介电层230a朝向远离内部线路结构210的一侧逐渐增大。
接着，请参考图2K，移除晶片载盘400a以及离形膜410，以暴露出部分第四导电层250b以及部分第二介电层230b。在本实施例中，移除晶片载盘400a以及离形膜410的方法例如是剥离法(lift off)。
然后，请参考图2L，形成第一防焊层260a以包覆部分第三导电层250a以及第三导电层250a所暴露出的部分第一介电层230a，其中部分未被第一防焊层260a所包覆的第三导电层250a构成多个第一接垫262。接着，形成第二防焊层260b以包覆部分第四导电层250b以及第四导电层250b所暴露出的部分第二介电层230b，其中部分未被第二防焊层260b所包覆的第四导电层250b构成多个第二接垫264。至此，已完成线路基板200’的制作。
之后，请再参考图2L，形成多个凸块270于这些第一接垫262上。最后，安装芯片300于第一防焊层260a上，其中芯片300通过这些凸块270与这些第一接垫262电性连接。此外，这些第二接垫264可通过多个焊球(未绘示)或凸块(未绘示)与外部电路(未绘示)电性连接。如此一来，本实施例可通过这些第一接垫262以及这些第二接垫264来连接芯片300或外部电路(未绘示)，可增加线路基板200’的应用性。至此，已完成封装结构100a的制作。
值得一提的是，在固定晶片载盘400a于线路基板半成品200a的第二介电层230b上之前，请参考图3A，可先对此线路基板半成品200a进行切割工艺以形成多个矩形型态的线路板单体结构202，其中每一线路板单体结构202中具有多个矩形型态的线路板次单体结构202a。接着，请同时参考图2H与图3B，再固定晶片载盘400a于每一线路板单体结构202的第二介电层230b上，其中晶片载盘400a是通过离形膜410而固定于每一线路板单体结构202的第二介电层230b上。
值得一提的是，本发明并不限定线路板单体结构202的形态，虽然此处所提及的线路板单体结构202具体化为矩形，且每一线路板单体结构202具有这些矩形型态的线路板次单体结构202a，但于其他实施例中，请同时参考图4A与图4B，线路基板半成品200b亦可经由进行切割工艺以形成多个圆形型态的线路板单体结构204，其中每一线路板单体结构204中具有多个矩形型态的线路板次单体结构204a，且晶片载盘400b固定于每一线路板单体结构204的第二介电层230b上。换言之，每一线路板单体结构204与晶片载盘400b具有相同形状。当然，请同时参考图5A与图5B，线路基板半成品200c亦可经由进行切割工艺以形成多个具有小尺寸矩形型态的线路板单体结构206，且晶片载盘400b固定于每一线路板单体结构206的第二介电层230b上。上述的这些实施例皆属本发明可采用的技术方案，不脱离本发明所欲保护的范围。
综上所述，由于本发明的线路基板可利用半导体晶片级设备来进行制作其上的导电线路，因此形成于线路基板上的导电线路的工艺良率较高，且其导电层的线宽与线距较小，可具有较为密集的导电线路。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定为准。

Claims (21)

1.一种线路基板，包括：
内部线路结构，具有彼此相对的上表面与下表面；
第一导电层，配置于该上表面上且暴露出部分该上表面；
第二导电层，配置于该下表面上且暴露出部分该下表面；
第一介电层，配置于该内部线路结构的该上表面上且覆盖该第一导电层；
多个第一导电盲孔，内埋于该第一介电层中且与部分该第一导电层相连接；
第一电镀种子层，配置于各该第一导电盲孔与该第一导电层之间；
第二介电层，配置于该内部线路结构的该下表面上且覆盖该第二导电层；
多个第二导电盲孔，内埋于该第二介电层中且与部分该第二导电层相连接；
第二电镀种子层，配置于各该第二导电盲孔与该第二导电层之间以及该第二介电层上；
第三导电层，配置于该第一介电层上，其中部分该第三导电层通过该多个第一导电盲孔与该第一导电层电性连接；
第三电镀种子层，配置于该第三导电层与各该第一导电盲孔之间以及该第一介电层上；以及
第四导电层，配置于该第二介电层上，其中部分该第四导电层通过该多个第二导电盲孔与该第二导电层电性连接，且该第四导电层与该多个第二导电盲孔一体成型。
2.如权利要求1所述的线路基板，其中该第三导电层的断面形状由该第一介电层朝向远离该内部线路结构的一端逐渐增大。
3.如权利要求1所述的线路基板，还包括：
第一防焊层，包覆部分该第三导电层以及该第三导电层所暴露出的部分该第一介电层，而部分未被该第一防焊层所包覆的该第三导电层构成多个第一接垫；以及
第二防焊层，包覆部分该第四导电层以及该第四导电层所暴露出的部分该第二介电层，而部分未被该第二防焊层所包覆的该第四导电层构成多个第二接垫。
4.如权利要求1所述的线路基板，其中该第三导电层的厚度小于或等于该第四导电层的厚度，而该第一介电层的厚度小于或等于该第二介电层的厚度。
5.如权利要求1所述的线路基板，其中该第三电镀种子层包括铜层，其中该铜层的厚度介于0.1微米至1微米之间。
6.如权利要求1所述的线路基板，其中该第三电镀种子层包括钛铜复合层，其中该钛铜复合层包括钛层与铜层，而该钛层的厚度介于1000埃至5000埃之间，该铜层的厚度介于1000埃至10000埃之间。
7.一种封装结构，包括：
线路基板，包括：
内部线路结构，具有彼此相对的上表面与下表面；
第一导电层，配置于该上表面上且暴露出部分该上表面；
第二导电层，配置于该下表面上且暴露出部分该下表面；
第一介电层，配置于该内部线路结构的该上表面上且覆盖该第一导电层；
多个第一导电盲孔，内埋于该第一介电层中且与部分该第一导电层相连接；
第一电镀种子层，配置于各该第一导电盲孔与该第一导电层之间；
第二介电层，配置于该内部线路结构的该下表面上且覆盖该第二导电层；
多个第二导电盲孔，内埋于该第二介电层中且与部分该第二导电层相连接；
第二电镀种子层，配置于各该第二导电盲孔与该第二导电层之间以及该第二介电层上；
第三导电层，配置于该第一介电层上，其中部分该第三导电层通过该多个第一导电盲孔与该第一导电层电性连接；
第三电镀种子层，配置于该第三导电层与各该第一导电盲孔之间以及该第一介电层上；以及
第四导电层，配置于该第二介电层上，其中部分该第四导电层通过该多个第二导电盲孔与该第二导电层电性连接，且该第四导电层与该多个第二导电盲孔一体成型；以及
芯片，配置于该线路基板上并与该线路基板电性连接。
8.如权利要求7所述的封装结构，其中该第三电镀种子层包括铜层，其中该铜层的厚度介于0.1微米至1微米之间。
9.如权利要求7所述的封装结构，其中该第三电镀种子层包括钛铜复合层，其中该钛铜复合层包括钛层与铜层，而该钛层的厚度介于1000埃至5000埃之间，该铜层的厚度介于1000埃至10000埃之间。
10.一种线路基板的制作方法，包括：
提供内部线路结构，该内部线路结构具有彼此相对的上表面与下表面、配置于该上表面上且暴露出部分该上表面的第一导电层以及配置于该下表面上且暴露出部分该下表面的第二导电层，其中该内部线路结构上已形成有配置于该上表面上且覆盖该第一导电层的第一介电层、配置于该下表面上且覆盖该第二导电层的第二介电层、多个内埋于该第一介电层中且与部分该第一导电层相连接的第一导电盲孔、多个内埋于该第二介电层中且与部分该第二导电层相连接的第二导电盲孔、配置于该第二介电层上的第四导电层、配置于各该第一导电盲孔与该第一导电层之间的第一电镀种子层以及配置于各该第二导电盲孔与该第二导电层之间与该第二介电层上的第二电镀种子层，部分该第四导电层通过该多个第二导电盲孔与该第二导电层电性连接，且该第四导电层与该多个第二导电盲孔一体成型；
固定该内部线路结构于晶片载盘上，以使该第二介电层接触该晶片载盘；
形成第三电镀种子层以及第三导电层于该第一介电层上，其中部分该第三导电层通过该多个第一导电盲孔与该第一导电层电性连接，且部分该第三电镀种子层配置于该第三导电层与各该第一导电盲孔之间；以及
移除该晶片载盘，以暴露出部分该第四导电层以及部分该第二介电层。
11.如权利要求10所述的线路基板的制作方法，其中形成该多个第一导电盲孔的步骤，包括：
形成多个开口于该第一介电层中；
电镀金属层于该第一介电层上并且填满该多个开口；以及
移除位于该第一介电层上的部分该金属层，以使位于该多个开口内的该金属层的表面与该第一介电层的表面实质上切齐，而形成该多个第一导电盲孔。
12.如权利要求10所述的线路基板的制作方法，还包括：
在提供该晶片载盘之前，进行切割工艺以形成多个线路板单体结构。
13.如权利要求10所述的线路基板的制作方法，其中形成该第三导电层的步骤，包括：
形成该第三电镀种子层于该第一介电层与该多个第一导电盲孔上；
形成图案化光致抗蚀剂层于该第三电镀种子层上；
电镀金属层于该第三电镀种子层上未被该图案化光致抗蚀剂层覆盖的部分；以及
移除该图案化光致抗蚀剂层；以及
移除该第三电镀种子层未被该金属层覆盖的部分。
14.如权利要求13所述的线路基板的制作方法，其中该第三电镀种子层形成步骤是在该内部线路结构固定于该晶片载盘上之前完成。
15.如权利要求10所述的线路基板的制作方法，还包括：
在形成该第三导电层之后，形成第一防焊层以包覆部分该第三导电层以及该第三导电层所暴露出的部分该第一介电层，其中部分未被该第一防焊层所包覆的该第三导电层构成多个第一接垫；以及
在移除该晶片载盘之后，形成第二防焊层以包覆部分该第四导电层以及该第四导电层所暴露出的部分该第二介电层，其中部分未被该第二防焊层所包覆的该第四导电层构成多个第二接垫。
16.如权利要求10所述的线路基板的制作方法，其中该晶片载盘是通过离形膜而固定于该第二介电层上，且在移除该晶片载盘时，通过剥离法移除该离形膜。
17.如权利要求10所述的线路基板的制作方法，其中该第三导电层的断面形状由该第一介电层朝向远离该内部线路结构的一侧逐渐增大。
18.如权利要求10所述的线路基板的制作方法，其中该第三导电层的厚度小于或等于该第四导电层的厚度。
19.如权利要求10所述的线路基板的制作方法，其中该第一介电层的厚度小于或等于该第二介电层的厚度。
20.如权利要求10所述的线路基板的制作方法，其中该第三电镀种子层包括铜层，其中该铜层的厚度介于0.1微米至1微米之间。
21.如权利要求10所述的线路基板的制作方法，其中该第三电镀种子层包括钛铜复合层，其中该钛铜复合层包括钛层与铜层，而该钛层的厚度介于1000埃至5000埃之间，该铜层的厚度介于1000埃至10000埃之间。
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