CN101930947A - Cmos晶体管及其制作方法 - Google Patents
Cmos晶体管及其制作方法 Download PDFInfo
- Publication number
- CN101930947A CN101930947A CN2009100535265A CN200910053526A CN101930947A CN 101930947 A CN101930947 A CN 101930947A CN 2009100535265 A CN2009100535265 A CN 2009100535265A CN 200910053526 A CN200910053526 A CN 200910053526A CN 101930947 A CN101930947 A CN 101930947A
- Authority
- CN
- China
- Prior art keywords
- active area
- semiconductor substrate
- transistor
- pmos
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出一种CMOS晶体管及其制作方法。其中CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区形成有PMOS晶体管，NMOS有源区形成有NMOS晶体管；在半导体衬底上形成层间介质层，且层间介质层覆盖PMOS晶体管和NMOS晶体管，所述层间介质层的材料为氮氧化硅。本发明改善多晶硅栅极之间的漏电流，提高半导体器件的电性能。
Description
技术领域
本发明涉及半导体器件的制作领域，尤其涉及CMOS晶体管及其制作方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS(NMOS)晶体管都位于掺杂井上，且都由栅极(Gate)两侧基底中p型(n型)极/漏极区以及源极区与漏极区间的通道(Channel)构成。
现有形成CMOS的工艺如图1至图3，参考图1，首先提供半导体衬底100，所述半导体衬底100内包括n型掺杂阱102、p型掺杂阱104与隔离结构106，其中位于n型掺杂阱102上方与隔离结构106相邻的区域为PMOS有源区108，位于p型掺杂阱104上方与隔离结构106相邻的区域为NMOS有源区110。接着于PMOS有源区108与NMOS有源区110上形成栅介电层112，再于PMOS有源区108与NMOS有源区110的栅介电层112上的形成栅极114a、114b；用化学气相沉积法在半导体衬底100上形成氮化硅层116。
参考图2，接下来于NMOS有源区110上形成第一光刻胶层(未图示)，再以栅极114a与光刻胶层118为掩膜，向PMOS有源区108的半导体衬底100中注入p型离子，于栅极114a两侧的n型掺杂井102中形成p型低掺杂漏极120。于PMOS有源区108上形成第二光刻胶层(未图示)，再以栅极114b与光刻胶层122为掩膜注入n型离子，于栅极114b两侧的p型掺杂井104中形成n型低掺杂漏极124。
请参照图3，于栅极114a、114b的侧壁形成侧墙126，以形成栅极结构127a、127b；接着于NMOS有源区110上形成第三光刻胶层(未图示)，再以栅极结构127a与第三光刻胶层为掩膜注入p型离子，于栅极结构128a两侧的n型掺杂井102中形成p型源极/漏极区128a；于PMOS有源区108上形成第四光刻胶层(未图示)，再以栅极结构127b与第四光刻胶层为掩模注入n型离子，于栅极结构128b两侧的p型掺杂井104中形成n型源极/漏极区128b。
现有半导体器件的制作过程中，通过不断缩小器件尺寸，提高集成度来节省制造成本。但是在减小半导体器件尺寸的过程中，可能会导致器件内电性能迁移，尤其是CMOS晶体管中的多晶硅栅极之间的会产生漏电流。
发明内容
本发明解决的问题是提供一种CMOS晶体管及其制作方法，防止器件内电性能迁移，以及防止CMOS晶体管中的多晶硅栅极之间产生漏电。
本发明提供一种CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区形成有PMOS晶体管，NMOS有源区形成有NMOS晶体管；在半导体衬底上形成层间介质层，且层间介质层覆盖PMOS晶体管和NMOS晶体管，所述层间介质层的材料为氮氧化硅。
本发明还提供一种CMOS晶体管，包括：半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；位于PMOS有源区半导体衬底上的PMOS晶体管；位于NMOS有源区半导体衬底上的NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的层间介质层，所述层间介质层的材料为氮氧化硅。
与现有技术相比，本发明具有以下优点：层间介质层的材料采用氮氧化硅，由于氮氧化硅的强绝缘特性，能在半导体器件集成度不断提高的过程中，改善多晶硅栅极之间的漏电流，提高半导体器件的电性能。
附图说明
图1至图3是现有制作CMOS晶体管的示意图；
图4是本发明制作CMOS晶体管的具体实施方式流程图；
图5至图8是本发明制作CMOS晶体管的实施例示意图；
图9和图10是在侧墙临界尺寸变化的情况下采用不同材料的层间介质层漏电流与累积概率的关系。
具体实施方式
本发明制作CMOS晶体管的工艺流程如图5所示，执行步骤S11，提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区形成有PMOS晶体管，NMOS有源区形成有NMOS晶体管；执行步骤S12，在半导体衬底上形成层间介质层，且层间介质层覆盖PMOS晶体管和NMOS晶体管，所述层间介质层的材料为氮氧化硅。
基于上述实施方式形成的CMOS晶体管，包括：半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；位于PMOS有源区半导体衬底上的PMOS晶体管；位于NMOS有源区半导体衬底上的NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的层间介质层，所述层间介质层的材料为氮氧化硅。
下面结合附图对本发明的具体实施方式做详细的说明。
图5至图8是本发明制作CMOS晶体管的实施例示意图。如图5所示，首先提供半导体衬底200，所述半导体衬底200内包括n型掺杂阱202、p型掺杂阱204、位于n型掺杂阱202和p型掺杂阱204之间的隔离结构206，其中位于n型掺杂阱202上方与隔离结构206相邻的区域为PMOS有源区208，位于p型掺杂阱204上方与隔离结构206相邻的区域为NMOS有源区210；接着于PMOS有源区208与NMOS有源区210的半导体衬底200上形成栅介电层212，栅介电层212的材料可以是氧化硅等，所述形成栅介电层212的方法为热氧化法或化学气相沉积法或物理气相沉积法等；再于PMOS有源区208与NMOS有源区210的栅介电层212上的形成栅极214a、214b，其中，形成栅极214a、214b的工艺为用化学气相沉积或等离子体增强化学气相沉积法在栅介电层212上形成多晶硅层，再于多晶硅层上旋涂图案化光刻胶层，定义栅极图形，以图案化光刻胶层为掩膜，刻蚀多晶硅层和栅介电层212至露出半导体衬底200，形成栅极214a、214b。
如图6所示，用旋涂法在PMOS有源区208的半导体衬底200上形成第一光刻胶层(未图示)，且第一光刻胶层覆盖栅极214a；以栅极214b与第一光刻胶层为掩膜向NMOS有源区210的半导体衬底200内注入n型离子，于栅极214b两侧的p型掺杂阱204中形成n型低掺杂漏极224。
本实施例中，所述n型离子可以是砷离子或磷离子，但不局限于此，其中注入剂量为5.0E14ion/cm2～6.0E14ion/cm2，能量为2Kev～3Kev。
继续参考图6，灰化法去除第一光刻胶层后，用旋涂法在NMOS有源区210的半导体衬底200上形成第二光刻胶层(未图示)，且第二光刻胶层覆盖栅极214b；以栅极214a与第二光刻胶层为掩膜向PMOS有源区208的半导体衬底200中注入p型离子，于栅极214a两侧的n型掺杂井202中形成p型低掺杂漏极220。
本实施例中，所述p型离子可以是硼离子，但不局限于此，其中注入离子剂量为5.0E 13ion/cm2～1.0E14ion/cm2，能量为5Kev～6Kev。
接着，灰化法去除第二光刻胶层。
上述形成p型低掺杂漏极220和n型低掺杂漏极224的工艺步骤可颠倒。
如图7所示，用化学气相沉积法于半导体衬底200及栅极214a、214b上形成掩膜层(未图示)，用于形成后续的侧墙，所述掩膜层的材料可以是氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅等；用干法刻蚀法的回蚀工艺刻蚀掩膜层，在栅极214a、214b侧壁形成侧墙226，用以保护栅极214a、214b，所述栅极214a和侧墙226构成栅极结构227a，栅极214b与侧墙226构成栅极结构227b。
继续参考图7，接着于NMOS有源区210上形成第三光刻胶层(未图示)，再以栅极结构227a与第三光刻胶层为掩膜向PMOS有源区的半导体衬底200内注入p型离子，于PMOS有源区208的栅极结构227a两侧的n型掺杂井202中形成p型源极/漏极228a；去除第三光刻胶层后，于PMOS有源区208上形成第四光刻胶层(未图示)，再以栅极结构227b与第四光刻胶层为掩膜向NMOS有源区的半导体衬底200内注入n型离子，于栅极结构227b两侧的p型掺杂阱204中形成n型源极/漏极228b。
上述形成p型源极/漏极228a和n型源极/漏极228b的工艺步骤可颠倒。
本实施例中，所述p型离子可以是硼离子，但不局限于此，其中注入离子剂量为2.0E15ion/cm2～3.0E15ion/cm2，能量为10Kev～15Kev。所述n型离子可以是砷离子或磷离子，但不局限于此，其中注入剂量为1.0E15ion/cm2～5.0E15ion/cm2，能量为50Kev～60Kev。
然后，灰化法去除第四光刻胶层。
请参照图8，用化学气相沉积法在半导体衬底200上形成厚度为300埃～500埃的层间介质层230，层间介质层230覆盖栅极结构227a和栅极结构227b所述层间介质层230的材料可以是氮氧化硅。本实施例中，层间介质层230的材料采用氮氧化硅，由于氮氧化硅的强绝缘特性，能在半导体器件集成度不断提高的过程中，改善PMOS晶体管的多晶硅栅极和NMOS晶体管的多晶硅栅极之间的漏电流，提高半导体器件的电性能。
接着，在层间介质层230中形成贯穿层间介质层230至露出PMOS晶体管源极或漏极的第一通孔，以及露出NMOS晶体管源极或漏极的第二通孔；然后在第一通孔和第二通孔内填充满导电物质，形成第一导电插塞和第二层电插塞，所述导电物质可以是钨等；在层间介质层230、第一导电插塞和第二导电插塞上形成金属导线，与第一导电插塞和第二导电插塞电性连接，金属导线的形成方法是在层间介质层230及第一导电插塞和第二导电插塞上形成金属层(未图示)后，进行微影蚀刻步骤而形成条状的金属导线。
基于上述实施例形成的CMOS晶体管，包括：半导体衬底200；栅极结构227a，位于PMOS有源区208的半导体衬底200上；p型低掺杂漏极220，位于PMOS有源区208的半导体衬底200内；p型源极/漏极228a，位于PMOS有源区208的半导体衬底200内且深度比p型低掺杂漏极220深；栅极结构227b，位于NMOS有源区210的半导体衬底200上；n型低掺杂漏极224，位于NMOS有源区210的半导体衬底200内；n型源极/漏极228b，位于NMOS有源区210的半导体衬底200内且深度比n型低掺杂漏极224深；层间介质层230，位于半导体衬底200上且覆盖栅极结构227a和栅极结构227b，所述层间介质层230的材料采用氮氧化硅。
图9和图10为在侧墙临界尺寸变化的情况下采用不同材料的层间介质层漏电流与累积概率的关系，其中A代表层间介质层的材料为HKSION时的漏电流变化曲线，HKSION表示为N∶O＞1∶1的SION，B代表层间介质层的材料为SRO时的漏电流变化曲线，C代表层间介质层的材料为PEOX时的漏电流变化曲线，D代表层间介质层的材料为氮氧化硅(SiON)时的漏电流变化曲线。本实施例中采用氮氧化硅作为层间介质层230的材料，其优点在于：如图10所示，如果在侧墙临界尺寸为0.23μm的时候，随着累积概率的上升，HKSION为材料的层间介质层的漏电流变化很大；如图11所示，而当侧墙临界尺寸增大为0.27μm的时候，随着累积概率的上升，HKSION为材料的层间介质层的漏电流变化随之减弱。由此可以看出，当侧墙的临界尺寸不断增大的话，当以氮氧化硅作为层间介质层的材料时，其漏电流的减小最为明显，因此采用HKSION和氮氧化硅作为层间介质层的材料最为适合。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (5)
1.一种CMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区形成有PMOS晶体管，NMOS有源区形成有NMOS晶体管；
在半导体衬底上形成层间介质层，且层间介质层覆盖PMOS晶体管和NMOS晶体管，所述层间介质层的材料为氮氧化硅。
2.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，形成层间介质层的方法为低压化学气相沉积法。
3.根据权利要求2所述CMOS晶体管的制作方法，其特征在于，所述层间介质层的厚度为300埃～500埃。
4.一种CMOS晶体管，包括：
半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；位于PMOS有源区半导体衬底上的PMOS晶体管；位于NMOS有源区半导体衬底上的NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的层间介质层；其特征在于，所述层间介质层的材料为氮氧化硅。
5.根据权利要求4所述CMOS晶体管，其特征在于，所述层间介质层的厚度为300埃～500埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100535265A CN101930947B (zh) | 2009-06-19 | 2009-06-19 | Cmos晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100535265A CN101930947B (zh) | 2009-06-19 | 2009-06-19 | Cmos晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101930947A true CN101930947A (zh) | 2010-12-29 |
| CN101930947B CN101930947B (zh) | 2012-03-28 |
Family
ID=43370022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100535265A Active CN101930947B (zh) | 2009-06-19 | 2009-06-19 | Cmos晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101930947B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11259737B2 (en) | 2012-11-06 | 2022-03-01 | Nuvasive, Inc. | Systems and methods for performing neurophysiologic monitoring during spine surgery |
| US11877860B2 (en) | 2012-11-06 | 2024-01-23 | Nuvasive, Inc. | Systems and methods for performing neurophysiologic monitoring during spine surgery |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1170320C (zh) * | 2000-03-13 | 2004-10-06 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| US7569886B2 (en) * | 2007-03-08 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacture method thereof |
-
2009
- 2009-06-19 CN CN2009100535265A patent/CN101930947B/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11259737B2 (en) | 2012-11-06 | 2022-03-01 | Nuvasive, Inc. | Systems and methods for performing neurophysiologic monitoring during spine surgery |
| US11877860B2 (en) | 2012-11-06 | 2024-01-23 | Nuvasive, Inc. | Systems and methods for performing neurophysiologic monitoring during spine surgery |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101930947B (zh) | 2012-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7164170B2 (en) | Recess gate transistor structure for use in semiconductor device and method thereof | |
| US6433371B1 (en) | Controlled gate length and gate profile semiconductor device | |
| US5516717A (en) | Method for manufacturing electrostatic discharge devices | |
| US20080138956A1 (en) | Manufacturing method of semiconductor device | |
| US8809150B2 (en) | MOS with recessed lightly-doped drain | |
| KR20040102052A (ko) | 다중-두께 매립 산화물층 위에 형성된 반도체 디바이스 및그 제조 방법 | |
| US8017486B2 (en) | Method of fabricating low on-resistance lateral double-diffused MOS device | |
| US6586306B2 (en) | Method for fabricating semiconductor device | |
| CN102420185A (zh) | Cmos晶体管的制作方法 | |
| JP2010157720A (ja) | 半導体素子及びその製造方法 | |
| US5504023A (en) | Method for fabricating semiconductor devices with localized pocket implantation | |
| US8669170B2 (en) | Methods of reducing gate leakage | |
| CN101930947B (zh) | Cmos晶体管及其制作方法 | |
| US20110284935A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN101770952B (zh) | 金属氧化物半导体场效应晶体管及其形成方法 | |
| JP2007335704A (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR20040008520A (ko) | 플래시 메모리 제조방법 | |
| CN101996885A (zh) | Mos晶体管及其制作方法 | |
| US8269276B2 (en) | Method for the production of MOS transistors | |
| CN101930920B (zh) | Mos晶体管及其制作方法 | |
| CN111785777B (zh) | 高压cmos器件及其制造方法 | |
| US20240072057A1 (en) | Apparatus including adjusted wells and methods of manufacturing the same | |
| US20050153498A1 (en) | Method of manufacturing p-channel MOS transistor and CMOS transistor | |
| JP2008235567A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100311177B1 (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |