CN101930797A - 融合式存储器器件及系统 - Google Patents
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Abstract
本发明涉及一种融合式存储器器件及系统。呈现了一种包括具有不同电阻分布的相变存储器器件的融合式存储器器件以及相应的数据处理系统。融合式存储器器件包括设置在同一芯片上的第一和第二相变存储器组。因为第二相变存储器组呈现不同于第一相变存储器组的电阻分布的电阻分布，所以融合式存储器器件能够被配置为同时起到DRAM器件和快擦写存储器器件的功能。因为第一和第二相变存储器组能够由相似的DRAM部件组成，所以与具有不相类似的DRAM和快擦写存储器部件的其它融合式存储器器件相比，相应的制造和驱动电路明显简化。
Description
相关申请的交叉引用
本申请根据35 U.S.C.119(a)要求分别在2009年6月19日和2009年8月3日向韩国专利局提交的韩国申请10-2009-0054891号和10-2009-0071244号的优先权，其完整内容通过引用合并于此，如同全文阐述。
技术领域
本文中描述的实施例涉及半导体集成器件，尤其涉及一种由呈现不同功能的存储器器件组成的融合式存储器器件以及使用该融合式存储器器件的数据处理系统。
背景技术
存储器器件可以被分类为易失性存储器器件和非易失性存储器器件。易失性存储器器件包括随机存取存储器(RAM)，当断电时存储在RAM中的数据被擦除。非易失性存储器器件包括只读存储器(ROM)，当断电时存储在ROM中的数据被保留。通常，动态随机存取存储器(DRAM)被认为是RAM，快擦写存储器器件被认为是ROM。
由于较低的功耗和简单的随机存取，DRAM以相对高的速度工作。然而，由于其易失性，DRAM需要进行周期性刷新操作，并且由于对高电荷存储的要求，DRAM需要增加的电容器容量。
同时，由于相对高的集成，快擦写存储器器件容易以高容量存储数据，且由于其非易失性，快擦写存储器不需要刷新操作。然而，由于两层叠栅结构，快擦写存储器需要比电源电压相对更高的工作电压。因此，快擦写存储器时常需要用于产生期望的程序和擦除电压的单独的升压电路。另外，因为难以随机地存取，所以以页为单位对数据进行编程，由此，快擦写存储器的工作速度通常相对慢。
当前，由于市场需求，半导体存储器器件逐渐地按比例越减越小。在芯片上嵌入系统(SOC)(将具有各种功能的功能块集成在一个芯片上)是市场趋势。融合式存储器器件是示例性SOC。
融合式存储器器件是复合存储器器件，其可以包含各种不同类型的存储器器件(诸如包含具有不同性质的存储器芯片)，或者具有与逻辑器件一起嵌入到基本存储器器件中的非存储器芯片。即，融合式存储器被认为是还提供适用于系统规范的软件的系统存储器。依据数字电子装置需要多么复杂以及多高性能，由快擦写存储器器件和静态RAM(SRAM)以及逻辑器件组成的融合式存储器器件可以被集成到单片设计中。
因此，快擦写存储器器件可能需要将作为代表性的易失性存储器器件的DRAM以及作为非易失性存储器器件的快擦写存储器器件集成在单片中。然而，DRAM和快擦写存储器器件具有明显不同的工作电压和不同的驱动工作模式，从而需要不同的驱动电路。此外，由于它们具有不同的器件结构，因此当它们被集成在一个半导体衬底上时，必须使用单独的明显不同的制造工艺来制造它们。
发明内容
一种融合式存储器器件，包括：第一相变存储器组；以及与第一相变存储器组设置在同一芯片上并且在相变过程中具有与第一相变存储器组不同的电阻分布的第二相变存储器组。
第一相变存储器器件组可以是快擦写存储器器件的代替器件，并且第二相变存储器器件组可以是DRAM器件的代替器件。
第一相变存储器组可以具有第一感测比，且第二相变存储器组可以具有小于第一感测比的第二感测比。
第一相变存储器组可以包括多个相变存储器单元，所述多个相变存储器单元被编程使得该多个相变存储器单元中的每一个中的相变材料层完全地相变。第二相变存储器组可以包括多个相变存储器单元，所述多个相变存储器单元被编程使得该多个相变存储器单元中的每一个中的相变材料层部分地相变。
第二相变存储器组中的多个相变存储器单元可以小于第一相变存储器组中的多个相变存储器单元。
根据另一个示例实施例，包括一种融合式存储器器件，其包括：由多个第一相变存储器单元组成的第一相变存储器组，所述多个第一相变存储器单元中的每一个具有第一设定电阻和第一复位电阻；以及被配置为与第一相变存储器组集成在同一衬底上且由多个第二相变存储器单元组成的第二相变存储器组，所述多个第二相变存储器单元中的每一个具有第二设定电阻和第二复位电阻，其中第二复位电阻小于第一复位电阻。
根据又一个示例实施例，一种数据处理系统，包括：中央处理单元(CPU)；数据存储块，被配置为由CPU控制并包括存储器单元阵列和页缓冲器；以及工作存储器块，被配置为由CPU控制并进行数据存储块的地址映射操作。数据存储块包括具有第一设定电阻和第一复位电阻的第一相变存储器组。工作存储器块包括具有第二设定电阻和第二复位电阻的第二相变存储器组。第二复位电阻小于第一复位电阻。
下面在“具体实施方式”部分中描述这些以及其它特征、方面和实施例。
附图说明
根据下面结合附图的详细说明，将更清晰地理解本公开的主题的以上以及其它方面、特征和其它优点，其中：
图1是示出作为根据本发明概念的融合式存储器器件的示例的数据处理系统的框图；
图2是示出根据示例实施例的数据处理系统的框图；
图3是根据示例实施例的第一和第二相变存储器组的示意电路图；
图4是示出根据示例实施例的第一和第二相变存储器组的电压编程状态的图；
图5是示出根据示例实施例的第一和第二存储器组的电阻分布的图；
图6是根据另一示例实施例的包括第一和第二相变存储器组的融合式存储器器件的平面图；
图7是图6的第一和第二相变存储器组的截面图；
图8是根据另一示例实施例的第一和第二相变存储器组的截面图；
图9是示出根据示例实施例的第一和第二相变存储器组的相变中消耗的能量的图；
图10是示出根据示例实施例的第一和第二相变存储器组的工作速度和集成度的图；
图11是示出根据示例实施例的第一和第二相变存储器组的寿命和非易失性的图；以及
图12是示出根据示例实施例的布置在半导体芯片上的第一和第二相变存储器组的图。
具体实施方式
这里参照作为示例实施例(以及中间结构)的示意图的截面图描述示例实施例。同样地，将预期作为例如制造技术和/或容许偏差的结果从图示形状的变化。因此，示例实施例不应被认为是限制于此处所示的区域的具体形状，而可以包括由于例如制造导致的形状偏离。在附图中，为了清楚，层和区域的长度和大小可以被夸张。附图中相似的附图标记表示相似的元件。
本发明概念能够通过改变相变存储器器件的电阻分布实现具有各种性能的相变存储器器件，使得融合式存储器器件中的DRAM和快擦写存储器器件被相变存储器器件代替。在下文中，将更详细地描述具有复杂功能的融合式存储器器件。在示例实施例中，词语“融合式存储器”被一般地指定为这样的存储器器件：其中，主存储器以及诸如非存储器或特定逻辑器件的不同种类的存储器被集成在单片上。
图1是作为根据示例实施例的融合式存储器器件的示例的数据处理系统100。参照图1，数据处理系统100可以包括：数据存储块10、代码存储块20、工作存储器块30、高速缓存存储器块40、存储器控制器50以及中央处理单元(CPU)60。
在数据处理系统100中，当CPU 60期望的数据不存在于工作存储器块30中时，CPU 60提供命令和地址到存储器控制器50。通过使用预定的接口方法，存储器控制器50随后将命令和地址写入到数据存储块10中。当命令和地址被提供时，数据存储块10自动地进行读/写操作。此外，从数据存储块10的存储器核心(未示出)读取的页数据被暂时存储在数据存储块10内的页缓冲器(未示出)中。页缓冲器中存储的页数据被以恒定单位转移到工作存储器块30。如果期望的量的数据被转移到工作存储器块30，则CPU 60接收转移到工作存储器块30的数据。
在此，数据存储块10可以包括多个存储器单元阵列以及页缓冲器，数据存储块10可以包括具有高数据处理速度和长使用寿命的存储器器件。工作存储器块30控制数据存储块10的地址映射操作，并可以包括具有简单随机存取以及更低功耗的存储器器件。高速缓存存储器40需要更高的工作速度，并可以包括工作速度快的SRAM。
当前，数据存储块10主要包括具有大容量的与非(NAND)快擦写存储器器件，且工作存储器器件30主要包括具有优秀随机存取的DRAM。然而，如果不同种类的存储器器件被如上所述按块集成，则在驱动电路和制造方面会出现问题。因此，在下面的示例实施例中，仅构造一个器件以执行不同功能。
即，在本示例实施例中，具有不同的相变性的相变存储器器件(下文中的“相变存储器组”)被按块布置，使得能够补偿数据处理速度和功耗，并且能够维持非易失性(即，数据保持性)。另外，相变性能够被认为是相变中的电阻性。不同的相变性意味着设定状态中的电阻分布不同于复位状态中的电阻分布。
例如，在本示例实施例中，如图2所示，具有第一相变性以及快擦写存储器器件性的第一相变存储器组10a被作为数据存储块10布置在数据处理系统100中。具有第二相变性以及DRAM器件性的第二相变存储器组30a被布置为工作存储器块30。第一相变性不同于第二相变性。
参照图3，第一相变存储器组10a和第二相变存储器组30a中的每一个包括相变存储器单元150的阵列，每个相变存储器单元包括可变电阻器Rv和开关器件SW。可变电阻器Rv可以包括相变材料层(未示出)，其中其电阻通过电流改变，并且开关器件SW可以由二极管组成。构成第一相变存储器组10a和第二相变存储器组30a的全部存储器单元可以被配置为具有基本相同的大小和基本相同的结构。
在示例实施例中，第一相变存储器组10a和第二相变存储器组30a的第一和第二数据感测比被改变，使得第一相变存储器组10a和第二相变存储器组30a具有彼此不同的相变性(即，相变电阻分布)。
即，为了第一相变存储器组10a具有相对更高的感测比，对第一相变存储器组10a施加第一复位电压VRESET1和第二设定电压VSET1，使得数据“1(RESET1)”和“0(SET1)”被分别写入可变电阻器Rv中。具有比第一复位电压VRESET1和第一设定电压VSET1的幅度更低的幅度的第一读取电压VREAD被施加到第一相变存储器组10a，使得可变电阻器Rv中写入的数据被读取。在此，第一复位电压和第一设定电压(VRESET1、VSET1)可以在约10nm到500nm之间脉动地产生，以驱动可变电阻器Rv使其充分地相变。优选地，第一复位电压和第一设定电压(VRESET1、VSET1)可以在约100nm到300ns之间脉动地产生。
同时，为了第二相变存储器组30a具有比第一相变存储器组10a的感测比相对更低的感测比，对第二相变存储器组30a施加第二复位电压VRESET2和第二设定电压VSET2，使得数据“1(RESET2)”和“0(SET2)”被写入可变电阻器Rv中。第二复位电压VRESET2和第二设定电压VSET2分别比第一复位电压VRESET1和第一设定电压VSET1低。第二读取电压VREAD具有比第二复位电压和第二设定电压(VRESET2、VSET2)低的电压幅度，其被施加到第二相变存储器组30a，使得写入可变电阻器Rv中的数据被读取。此时，第一和第二读取电压VREAD可以具有不受可变电阻器Rv的相变操作影响的值，并且可以彼此相同。
与第二相变存储器组30a相比，由于被设定为具有相对更高的电压水平的第一复位电压和第一设定电压(VRESET1、VSET1)被施加到第一相变存储器组10a，于是，第一相变存储器组10a具有高感测比。即，与第一相变存储器组10a中的可变电阻器Rv中的每一个相对应的相变材料在非晶态或晶态之间转变更完全。因此，如图5所示，与S/R2比相比，S/R1比相对地增加，S/R1比由对应于第一设定SET1和第一复位RESET1的电阻分布的比定义。因此，第一相变存储器组10a呈现相对固有的非易失性并确保足够的容量，并且能够随机存取。于是，现有技术中所采用的以块为单位水平的编程和擦除过程不是必需的。因此，能够提高数据处理速度和寿命。
同时，相对于第一相变存储器组10a，第二相变存储器组30a中写入的数据使用更低幅度的电压。即，第二复位电压和第二设定电压(VRESET2、VSET2)的幅度分别比第一复位电压和第一设定电压(VRESET1、VSET1)低。于是，与第一相变存储器组10a中的更完全的相转变相比，第二相变存储器组30a中的可变电阻器Rv中的每一个中的相变材料层仅在非晶态和晶态之间部分地转变。据此，如图5所示，第二设定SET2和第二复位RESET2的电阻分布在第一设定SET1与第一复位RESET1之间。于是，第二感测比S/R2，即第二设定SET2与第二复位RESET2之间的电阻分布的比，小于第一感测比S/R1。于是，第一感测比S/R1对第二感测比S/R2的相对比率可以是大约数十到数百。
尽管第二感测比S/R2小于第一感测比S/R1，但是第二相变存储器组30a具有第二设定SET2与第二复位RESET2之间的明显的电阻分布，使得能够用于正常地进行在其中存储数据的存储器操作。
与第一相变存储器组10a相比，通过施加相对较低的第二复位电压VRESET2和第二设定电压VSET2能够明显降低第二相变存储器组30a中的功耗，并且通过对第二相变存储器组30a进行部分转变相变操作，能够确保快的工作速度。此外，由于第二相变存储器组30a还呈现固有的非易失性，因为不需要刷新操作和单独的电路，意味着能够在充分延长的保持时间内确保数据完整性。
此时，第一复位电压VRESET1能够依据相变存储器器件的大小和集成度变化。例如，第一复位电压VRESET1可以在约1V到3V之间变化。第二复位电压VRESET2的幅度可以比第一复位电压VRESET1低，例如，第二复位电压VRESET2的幅度可以是在约0.1V到1V之间。第一设定电压VSET1的幅度可以稍微低于第一复位电压VRESET1的幅度。相似地，第二设定电压VSET2的幅度可以稍微低于第二复位电压VRESET2的幅度。尽管此处示出了不同的第一设定状态SET1和第二设定状态SET2，应理解依据各个设定电压的相对差，最终第一状态SET1的电阻分布可能几乎相似于第二设定状态SET2的电阻分布。
根据本示例实施例，感测比被相对于相变存储器组中的相变电阻分布的变化而进行控制，使得相变存储器组分别执行快擦写存储器功能和DRAM功能。因此，一个存储器器件能够进行各种功能。
如果相变存储器器件代替DRAM器件和快擦写存储器器件，则快擦写存储器器件中的数据处理速度的问题能够被补偿，并且DRAM中的功耗和数据保持的问题能够被补偿，使得融合式存储器器件的功能能够被进一步提高。
图6是根据另一示例实施例的包括第一和第二相变存储器组的融合式存储器器件的平面图。图7是图6中的第一和第二相变存储器组的典型截面图。参照图6和图7，融合式存储器器件200可以包括第一相变存储器组210和第二相变存储器组220。在此，例如，仅对应于图1的数据处理系统100中的数据存储块10和工作存储器块30的融合式存储器器件200可以在图6和图7中示出。第一相变存储器组210和第二相变存储器组220分别包括多个存储器单元215和225。
在示例实施例中，第二相变存储器组220的第二存储器单元225被示出为小于第一相变存储器组210的第一存储器单元215。作为该大小差异的结果，第一相变存储器组210和第二相变存储器组220能够被配置为呈现稍微不同的相变性。在此，存储器单元215和225的大小可以是包括开关器件260a和260b的尺寸、加热电极275a和275b的尺寸以及相变材料层280a和280b的尺寸全部的因素。因此，构成第二相变存储器组220中的第二存储器单元225的开关器件260b、加热电极275b以及相变材料层280b可以小于第一相变存储器组210中的第一存储器单元215中的那些相应的相对部件(260a、275a和280a)。特别地，第二相变存储器组220中的相变材料层280b还可以被形成为小于第一相变存储器组210中的相变材料层280a。在此，附图标记250表示半导体衬底，附图标记255表示交叉字线区，附图标记265和270表示夹层绝缘层，附图标记285a表示第一存储器单元215的上电极，并且附图标记285b表示第二存储器单元225的上电极。
在第二相变存储器组220具有小于第一相变存储器组210的第一存储器单元215的存储器单元225的实施例中，在使用相同的电压时，在第二相变存储器组220中写入数据能是快速的。
在此，如上所述，第一相变存储器组210呈现固有的非易失性，使得其可以被用作快擦写存储器器件的替代。第二相变存储器组220具有大小小于第一相变存储器组210的第一相变存储器单元的第二相变存储器单元，从而由于与使用第一相变存储器组210所需的较慢的处理速度相比提高的数据处理速度，第二相变存储器组220能够被用作DRAM的替代。
此外，通过改变构成第一相变存储器组210和第二相变存储器组220的相变材料层的结构，能够改变第一相变存储器组210和第二相变存储器组220的相变性。
即，参照图8，第一相变存储器组210中的相变材料层280c形成在通常为平面型的加热电极275上。相变材料层280c具有大于加热电极275的临界尺寸(CD)，并且相变材料层280c被配置为以与上电极285的大小基本相同的大小的图案形成。
同时，第二相变材料存储器组220的相变材料层280d被配置为以掩埋型或接触型形成在加热电极275上。相变材料层280d具有相似于加热电极275的直径的临界尺寸。上电极285形成以具有与第一相变存储器组210的上电极285相同的图案。
由于具有掩埋型相变材料层280d的第二相变存储器组220具有比第一相变存储器组210中的相变材料层280c更窄的CD，因此其体积也相对更小。因此，当相同的设定或复位电压被施加到第一和第二相变存储器组210和220时，第二相变存储器组220中的相变更容易发生。
据此，第二相变存储器组220能够呈现比第一相变存储器组210的数据处理速度更快的数据处理速度。因此，第二相变存储器组220能够被用作DRAM的替代。同时，由于第一相变存储器组210呈现相对固有的非易失性，因此其能够被用作快擦写存储器器件的替代。
参照图9，假设第一相变存储器组210和第二相变存储器组220具有相同的数据处理速度。在具有幅度“a”的通用驱动电压被形成脉冲到第一相变存储器组210的情况下，由于第二相变存储器组220中的存储器单元225的大小和/或相变材料层280d的体积相对较小，所以不管相对低于驱动电压“a”的驱动电压“b”的施加都能够获得期望的数据处理速度。
因此，第二相变存储器组220中的能耗的量E2低于第一相变存储器组210中的能耗的量E1，使得消耗更少电力的第二相变存储器组220能够被用作DRAM的替代。
图10是示出根据示例实施例的第一相变存储器组210和第二相变存储器组220中的工作速度和集成度的结果图。参照图10，作为示例实施例制造的具有非易失性的第一相变存储器组210与快擦写存储器器件相比呈现显著较高的工作速度，并呈现相似于快擦写存储器器件的集成度的集成度。
此外，具有补偿的数据处理性的第二相变存储器组220确保刷新和非易失性，且其呈现匹配DRAM的工作速度的工作速度，并具有几乎等于DRAM的集成度的集成度。从结果图中可见，在工作速度和集成方面，用相变存储器器件代替系统的DRAM和快擦写存储器器件没有问题。
图11是示出根据示例实施例的第一和第二相变存储器组210和220中的寿命和非易失性的结果图。参照图11，作为示例实施例制造的具有非易失性的第一相变存储器组210与快擦写存储器器件相比呈现显著更长的寿命，并呈现基本匹配快擦写存储器器件的非易失性的非易失性。
由于具有补偿的数据处理性的第二相变存储器组220与DRAM相比呈现较好的非易失性，所以其还呈现高数据保持性。相变存储器组220还具有实质几乎等于DRAM的寿命。据此，用相变存储器器件代替系统中的DRAM和快擦写存储器器件没有问题。
图12是示出布置在半导体芯片上的第一和第二相变存储器组的图。参照图12，相似于传统的存储器器件，融合式存储器芯片300包括多个存储体(bank)B0到B3以及设置在存储体B0到B3之间的外围区域310。外围区域310包括用于控制存储体B0到B3的控制电路单元(未示出)，诸如解码器和传感放大器，以及用于传递外部信号的焊盘(未示出)。在此，应理解存储体B0到B3每一个代表多个存储器单元的集合。在示例实施例中，具有不同相变性的相变存储器器件可以以存储体为单位布置。
在示例实施例中，第一相变存储器组210可以布置为靠近第一和第二存储体B0和B1，且第二相变存储器组220可以布置为靠近存储器存储体B3和B4。然而，这里应该理解该布置配置不限于此。第一相变存储器组210可以布置在第一和第三存储体B0和B2中，且第二相变存储器组220可以布置在第二和第四存储体B1和B3中。
如上所述，在融合式存储器器件中，执行不同功能的系统单元包括：具有随机存取性和非易失性并能够通过控制相变性(电阻分布)控制数据处理速度的相变存储器器件。
据此，一个存储器器件能够执行各种功能，使得为了集成在一个半导体衬底上的额外的制造工序和单独的驱动电路变得不必要，由此提高融合式存储器器件的性能。
此外，相变存储器器件具有相似于DRAM和快擦写存储器器件的工作速度、集成、寿命以及数据保持时间的工作速度、集成、寿命以及数据保持时间。相变存储器器件能够解决DRAM和快擦写存储器器件中的刷新性和长编程时间的问题，由此进一步提高融合式存储器器件的性能。
本发明概念不限于示例实施例。在示例实施例中，尽管具有不同功能的第一和第二相变存储器组通过改变编程状态、相变材料层的单元大小和结构来制造，但是可以通过组合变化条件中的至少一个或更多个制造它们。
虽然以上描述了特定实施例，但是应理解所描述的实施例仅是作为示例。因此，此处描述的系统和方法不应被基于所描述的实施例限制。但是，此处描述的系统和方法应结合以上描述和所附的附图仅根据随后的权利要求书来进行限制。
Claims (21)
1.一种融合式存储器器件，包括：
芯片上的第一相变存储器组；以及
与所述第一相变存储器组设置在同一芯片上的第二相变存储器组，在相变操作过程中，所述第二相变存储器组具有与所述第一相变存储器组的电阻分布不同的电阻分布。
2.根据权利要求1所述的融合式存储器器件，其中，所述第一相变存储器组是快擦写存储器器件的代替器件，且所述第二相变存储器器件是动态随机存取存储器的代替器件。
3.根据权利要求2所述的融合式存储器器件，其中，所述第一相变存储器组具有第一感测比，且所述第二相变存储器组具有小于所述第一感测比的第二感测比。
4.根据权利要求2所述的融合式存储器器件，其中，所述第一相变存储器组被配置为通过使用以约100ns到300ns之间的第一间隔形成脉冲的第一设定电压和第一复位电压写入对应于二进制“0”和“1”的数据。
5.根据权利要求4所述的融合式存储器器件，其中，所述第二相变存储器组被配置为通过使用以小于所述第一间隔的第二间隔形成脉冲的第二设定电压和第二复位电压写入对应于二进制“0”和“1”的数据，所述第二复位电压具有低于所述第一复位电压的电压水平。
6.根据权利要求2所述的融合式存储器器件，其中，所述第一相变存储器组包括第一组多个相变存储器单元，所述第一组多个相变存储器单元被编程使得所述第一组多个相变存储器单元的每一个中的相变材料层能够在每个固态相之间基本完全地转变。
7.根据权利要求6所述的融合式存储器器件，其中，所述第二相变存储器组包括第二组多个相变存储器单元，所述第二组多个相变存储器单元被编程使得所述第二组多个相变存储器单元的每一个中的相变材料层能够在每个固态相之间部分地转变。
8.根据权利要求2所述的融合式存储器器件，其中，所述第二相变存储器组中的相变存储器单元中的每一个小于所述第一相变存储器组中的相变存储器单元中的每一个。
9.根据权利要求8所述的融合式存储器器件，其中，所述第一相变存储器组和所述第二相变存储器组中的多个相变存储器单元中的每一个包括单独的相应开关元件、单独的相应加热电极以及单独的相应相变材料层；并且
其中所述第二相变存储器组中的相变存储器单元中的每一个的相变材料层小于所述第一相变存储器组中的相变存储器单元中的每一个的相变材料层。
10.根据权利要求2所述的融合式存储器器件，其中，所述第一相变存储器组和所述第二相变存储器组中的多个相变存储器单元中的每一个包括：按顺序堆叠在一起的单独的相应加热电极、单独的相应相变材料层以及单独的相应上电极；并且
其中所述第一相变存储器组的每个相变存储器单元、所述单独的相应相变材料层和所述单独的相应上电极被配置为具有基本相同的图案大小，并被配置为大于它们各自的单独的相应加热电极。
11.根据权利要求10所述的融合式存储器器件，其中，所述第二相变存储器组的相变存储器单元中的每一个中的单独的相应相变材料层具有直径与各自的单独的相应加热电极的直径基本相同的接触形状。
12.根据权利要求11所述的融合式存储器器件，其中，所述第二相变存储器组的相变存储器单元中的每一个中的单独的相应上电极具有基本大于各自的单独的相应相变材料层的图案形状。
13.根据权利要求1所述的融合式存储器器件，其中，所述融合式存储器器件包括多个存储器存储体，使得所述存储器存储体的第一部分包括所述第一相变存储器组，并且所述存储器存储体的其余部分包括所述第二相变存储器组。
14.一种融合式存储器器件，包括：
第一相变存储器组，包括多个第一相变存储器单元，每个第一相变存储器单元具有第一设定电阻和第一复位电阻；以及
与所述第一相变存储器组集成在单个衬底上的第二相变存储器组，所述第二相变存储器组包括多个第二相变存储器单元，每个第二相变存储器单元具有第二设定电阻和第二复位电阻，
其中所述第二复位电阻小于所述第一复位电阻。
15.根据权利要求14所述的融合式存储器器件，其中，所述第一相变存储器组被配置为当承受第一设定电压和第一复位电压时在不同的固态相之间可逆地转变；
其中所述第二相变存储器组被配置为当承受第二设定电压和第二复位电压时在不同的固态相之间可逆地转变；并且
其中所述第二复位电压小于所述第一复位电压。
16.根据权利要求15所述的融合式存储器器件，其中，所述第二复位电压具有所述第一设定电压的电压水平与所述第一复位电压的电压水平之间的电压水平。
17.根据权利要求15所述的融合式存储器器件，其中，用于驱动所述第二相变存储器组中的相变操作的第二脉冲时间比用于驱动所述第一相变存储器组中的相变操作的第一脉冲时间短。
18.根据权利要求14所述的融合式存储器器件，其中，所述第二相变存储器单元中的每一个比所述第一相变存储器单元中的每一个小。
19.根据权利要求18所述的融合式存储器器件，其中，每个第二相变存储器单元中的单独的相应相变层比每个第一相变存储器单元中的单独的相应相变层小。
20.根据权利要求14所述的融合式存储器器件，其中，所述第一相变存储器单元和所述第二相变存储器单元中的每一个包括单独的相应加热电极、耦合到所述单独的相应加热电极的单独的相应相变材料层以及设置在所述单独的相应相变材料层上的单独的相应上电极；
其中每个第一相变存储器单元中的所述相变材料层和所述上电极具有基本相同的图案形状；
其中每个第二相变存储器单元中的所述相变材料层和所述加热电极具有基本相同的接触形状，并且每个第二相变存储器单元中的所述上电极大于该第二相变存储器单元中的所述单独的相应相变材料层。
21.一种系统，包括：
中央处理单元(CPU)；
数据存储块，被配置为由CPU控制，所述数据存储块包括存储器单元阵列和页缓冲器；以及
工作存储器块，被配置为由CPU控制，所述工作存储器块被配置为进行所述数据存储块的地址映射操作，
其中所述数据存储块包括具有第一设定电阻和第一复位电阻的第一相变存储器组；
其中所述工作存储器块包括具有第二设定电阻和第二复位电阻的第二相变存储器组；并且
其中所述第二复位电阻小于所述第一复位电阻。
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