CN101930786A - 参考电压调节器 - Google Patents

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Abstract

一种参考电压调节器，用于一eDRAM中，使其以一参考电平进行VSS感测，其中一振荡器用以在存取之间传送取样与校正请求至一控制区块，该控制区块用以传送一脉冲，该脉冲用以定义一脉冲产生器进行取样与校正的时间长度，一参考产生器用以提供该参考电平至一比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，该比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至一脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至一驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出。本发明能够在eDRAM中产生准确参考电压电平。

Description

参考电压调节器
技术领域
本发明大体涉及用于嵌入式动态随机随取存储器(eDRAM)的参考电压调节器，更涉及使eDRAM进行VSS感测时能产生精确的参考电压电平。
背景技术
欲达成快速的感测，并允许在较短的时间周期进行操作，仅使用电平为VDD一半的参考电压是不够的。唯在感测放大器的晶体管上使用大漏源电压(Vds)方能达成快速的感测。解决的方法包括视存储器单元存取晶体管的形态分别采用VSS感测或采用VDD感测。例如，n型存取装置可采用VSS感测。当采用VSS感测时，需要一接近VSS的稳定参考电平。有两种公知方法可产生该参考电平：使用模拟调节器或使用参考单元。各个方法皆有其优点及缺点。
模拟的推拉电压调节器(push-pull voltage regulator)所使用的产生器占用相对小的面积。然而，大的电压调节(dV/dI)需要大的储能电容(reservoircapacitor)以补偿参考电平的涟波。通过改善模拟调节器的响应，可将参考电平的涟波最小化，但其主要得靠增加待机电流才能达成。模拟调节器另外的问题则是在于如何产生接近VSS的稳定电平。
传统使用参考单元的感测架构的阵列常需要增加额外的面积，而与一般存储器单元不同的参考单元也会增加电路的复杂度。为了启动参考单元，需使用相异于电源供应电压与接地电压的特定电压电平(＞VDD或＜VSS)。通常这些电平会与正常字线的电平相同。内部产生器所增加的负担效率甚低，并且消耗大量功率。
因此，需要一种能够在eDRAM中产生准确参考电压电平的新架构与方法。
发明内容
有鉴于此，本发明提供一种参考电压调节器，用于一嵌入式动态随机随取存储器(eDRAM)中，使其以一参考电平进行VSS感测，包括：一振荡器；一控制区块；一参考产生器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该振荡器用以在每次对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出。
本发明另提供一种参考电压调节器，用于一嵌入式动态随机随取存储器(eDRAM)中，使其以一参考电平进行VSS感测，包括：一振荡器；一除频器；一控制区块；一参考产生器；一差动放大器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该振荡器用以在每次对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出，而该参考电压调节器用以调整一取样校正率，使得当该参考电平与该参考电压输出间的一差值增大时提高取样校正率。
本发明另提供一种参考电压调节器，用于一嵌入式动态随机随取存储器(eDRAM)中，使其以一参考电平进行VSS感测，包括：一温度控制振荡器(TCO)；一除频器；一控制区块；一参考产生器；一差动放大器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该TCO耦接至一除频器，该除频器用以在每次对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出，而该参考电压调节器用以调整一取样校正率，使得当该参考电平与该参考电压输出间的一差值增大时提高取样校正率。
本发明的优点包括：相对公知技术(例如推拉放大器)消耗较低的功率，尤其在待机模式下更是如此(例如在一般4MBit的实施例中，以32μA取代200-300μA)、快速的反应时间、面积小(虽然面积主要由储能电容决定)、高精确度，以及产生接近接地电平而易于控制的电压(一般约100mVl)，在此电平下传统放大器将会逐渐离开饱和区。VSS感测可允许以较低VDD值运作，并增加通过感测放大器的电流。当目标参考电压与实际输出电压间的差值较大时，eDRAM中电压调节器的“取样与校正”架构可使取样/校正率升高。
附图说明
图1为依照本发明一实施例的eDRAM感测架构简图。
图2为本发明一实施例的参考电压(VREF)调节器架构。
图3为图2的VREF调节器的波形。
其中，附图标记说明如下：
100～VREF调节器；
200～列控制器；
104～除频器；
106～控制区块；
108～存储器控制逻辑；
110～预充电产生器；
112～差动放大器；
114～比较器；
116～脉冲产生器；
118～驱动器；
300～感测放大器区块；
302～存储器单元。
具体实施方式
下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以随附的权利要求项为准。
本发明提供一种能够在eDRAM中产生准确参考电压电平，并以该参考电平进行VSS感测的参考电压(VREF)调节器架构。VSS感测可在较低的VDD值下运作，并且可增加通过感测放大器的电流。参考产生器为一种能够准确进行“取样与校正”的电压产生器。本发明中利用“取样/校”VREF产生器来产生一参考电平，以供eDRAM进行VSS感测之用。本发明的各个实施例中以相同的参考符号表示相同的元件。
图1为依照本发明一实施例的eDRAM感测架构简图。该VREF调节器100通过储能电容120连接至列控制电路200，用以缓冲从VREF调节器来的输出电压。列控制电路200再进一步连接至感测放大器300的区块。
此感测架构中的主要元件为区块300中的感测放大器。位线，即BL与ZBL，连接至多个存储器单元302，并被预充电至VSS。每个周期中，仅选取单一存储器单元302，并使储存于存储器单元电容中的电荷与位线上的初始电位达成平衡。若逻辑‘0’储存于存储器单元302中，则位线保持在预充电电平。在一实施例中，当其为逻辑‘1’时，位线的电平会提升至VSS之上约200mV。VREF调节器100产生大约为100mV的参考电平。此电压将被施加于其他位线上，以作为感测放大器的参考电平。进行感测之前，所选取的位线将提高约200mV或保持在VSS，而其他参考位线则提高约100mV。
多个感测放大器将集合于区块300之中，并共用所有的控制线。此区块300以多个位线对连接至一存储器阵列区段。在进行感测操作期间，此区段中的所有参考位线，即半数的位线，将会提升至参考电平。感测放大器300的一区块中的所有控制线(例如VREFSA、RWL、ZRWL、SP、SSL)皆为所有感测放大器所共用。全域位线，即GBL与ZGBL，作为感测放大器与周边电路的界面。全域位线一开始也被预充电至VSS，如同区域位线BL与ZBL。SSL信号在位线进行感测期间为高态，并使行存取装置保持关闭。区域感测放大器的节点VREFSA伴演双重角色。当字线被激活时，节点VREFSA用以将参考电压施加于参考位线上。当字线被激活时，该VREFSA线将保持在VSS，并将所有区域位线预充电至接地电平。
在预充电期间以及该VREFSA电平施加于位线的期间，参考字线RWL与ZRWL皆为高态。在字线启动时，RWL或ZRWL(并非对应至所选取的位线)被拉低至VSS，而选取的位线与VREFSA间的连线是关闭的。在字线激活之后，节点VREFSA会连接至保持在VREF电平的储能电容120，而存储器阵列中的所有参考位线的电平将从VSS拉至VREF，存储器阵列区段中选取的位线会被存储器单元302驱动而提高至VREF电平或保持在VSS电平。当BL与ZBL间的压差到达足够大时，其他的参考字线会被设定为低态，同时，SP节点会被拉高并将一初始差动信号放大。在感测结束时，一位线被将提升至VDD，而其他位线则保持在VSS。
图2为本发明一实施例的参考电压(VREF)调节器架构。温度控制振荡器(TCO)102是一种振荡器，其输出频率与温度呈正比。TCO102与除频器104合用以产生每次存取之间的取样/校正请求。控制区块106产生一脉冲，用以定义取样/校正发生的时间长度。请求可自TCO102发出，也可从存储器控制逻辑108(以虚线标示，表示其位于VREF调节器100之外)发出。
参考产生器110提供一参考电平以作为电平比较之用。差动放大器112用以将该参考电平与校正后的输出信号VREF间的差值放大。比较器114输出信号，其指出输出信号的电平是否需要被校正。依照比较器的输出，脉冲产生器116产生长度短的一校正脉冲至驱动器118，并将比较器114重设，以开启一新的比较周期。驱动器118调整脉冲产生器116所产生的脉冲信号(PULL)的脉冲期间的输出电压。当存储器控制逻辑108请求进行校正时(发出ACC_REQ)会有较长的脉宽。在此实施例中，储能电容120的电容值大约为1.5nF，可为金属-绝缘体-金属(Metal Insulator Metal，MIM)退耦电容器。
在待机期间，TCO102传送请求以验证VREF电平，其将因为漏电流的关系减弱其与温度间正比关系。控制区块106产生一脉冲，其用以定义“取样/校正”周期的时间长短。依照VREF与内部参考电平REF接近的程度，可进行5至20次的“取样/校正”，目的在将VREF与REF间的差值最小化。待机期间的负载电流相当小，可使调节器操作于更精确的模式，并使VREF保有较少的涟波。比较器114可包含于脉冲产生器116的回路之中。由于比较器114的内部延迟与其输入的差值呈反比，故在该差值较大时具有较高的“取样/校正”率，而在VREF接近REF时有较小的“取样/校正”率。此方法可减少过充电的现象并减少涟波的产生。
在存取期间，存储器控制逻辑108可于每个存取周期中传送电平验证请求。“取样/校正”周期通常较存取周期来得长。因此，若存取为连续，则VREF产生器100会保持在启动状态。此外，当驱动器118开启时，存取的时间长度会较待机的时间长度长。此方法可使存取期间的负载电流增加。在个别的存取之后，或者在一连串的存取之后，控制区块106会产生一待机校正请求，用以进行验证VREF电平，以及在需要时将该VREF电平校正得更为准确。
图3为图2的VREF调节器的波形。在待机模式下，TCO102通过除频器104传来的电平验证请求(SBY_REQ)为多个短长度脉冲，其将触发控制区块106的该待机校正请求(SBY_CORR)，该控制区块106会产生较长的脉冲，而该较长的脉冲定义了取样/校正发生的时间长度。结果，脉冲产生器116将产生多个PULL信号(短脉冲)，其利用驱动器118校正该VREF输出。在此实施例中，VREF参考电压(REF)大约高于VSS130mV。
在存取期间，每个存取周期中，从存储器控制逻辑108传送至控制区块106的电平验证请求(ACC_REQ)皆为短脉冲。这些脉冲会促使控制区块106发出存取校正请求(ACC_CORR)，其为长度较长的脉冲，而该较长的脉冲定义了取样/校正发生的时间长度，其较待机校正请求(SBY_CORR)来得长。因此，由于图3的存取模式为连续存取，所以ACC_CORR在存取期间为一长且连贯的脉冲，而非多个脉冲。此将导致脉冲产生器116产生多个PULL信号(较待机模式长的脉冲)，用以令驱动器118校正VREF输出。在此实施例中，VREF输出电压以参考电压(REF)为中心上下10mV的变动范围之间。在多个存取之后，控制区块106会产生一待机校正请求(SBY_CORR以触发存取后校正的动作。此将致使脉冲产生器116发出PULL信号(短脉冲)，用以令驱动器118校正VREF输出。
参考电平VREF必须具有极小的程序误差，并在存取期间有最少涟波，以将提供给存储器单元302的有效信号最大化。本发明的实施例具有下列特色：(1)功率范围与eDRAM范围相同，(2)高“取样/校正”率(例如～1GHz)，(3)当电平必须被校正时，校正动作可以小步阶(例如数个mV)达成，即可产生平顺的参考电平，(3)比较器114为取样时脉产生回路的部分(参考电平越接近目标，则取样率越低；下一次取样作业会被延迟到所需的校正动作已全数完成，并在不需进行校正时立即执行取样作业)(4)可变的VREF步阶(待机操作期间的小步阶，以及主动操作期间的大步阶，皆用以将超电平的情形最小化)，以及(5)可将小阵列的金属-绝缘体-金属(Metal Insulator Metal，MIM)退耦电容并入一储能电容之中，由于MIM的高单位面积电容值，本发明可更有效率地使用芯片面积。
本发明的优点包括：相对公知技术(例如推拉放大器)消耗较低的功率，尤其在待机模式下更是如此(例如在一般4MBit的实施例中，以32μA取代200-300μA)、快速的反应时间、面积小(虽然面积主要由储能电容决定)、高精确度，以及产生接近接地电平而易于控制的电压(一般约100mVl)，在此电平下传统放大器将会逐渐离开饱和区。VSS感测可允许以较低VDD值运作，并增加通过感测放大器的电流。当目标参考电压与实际输出电压间的差值较大时，eDRAM中电压调节器的“取样与校正”架构可使取样/校正率升高。
更特别的是，在具有N型存储器阵列的eDRAM中使用VSS感测架构更具下列优点：(1)其可在低VDD下运作而不造成效能衰减，所有位线皆预充电至VSS，而感测放大器在感测时的电流可被最大化，(2)差动信号由P型交错耦接的晶体管对所放大，则较N型交错耦接的晶体管对有更小的偏差，(3)较小的偏差使得集中于一大型阵列中的多个感测放大器可直接使用单一参考，又及(4)存储器单元中较大的Vds可在位线分离之际加速电荷分享。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (10)

1.一种参考电压调节器，用于一嵌入式动态随机随取存储器eDRAM中，使其以一参考电平进行VSS感测，包括：
一振荡器；
一控制区块；
一参考产生器；
一比较器；
一脉冲产生器；
一驱动器；以及
一参考电压输出；
其中该振荡器用以在每次对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的的参考电压输出。
2.如权利要求1所述的参考电压调节器，其中该参考电压调节器用以调整一取样校正率，使得当该参考电平与该参考电压输出间的一差值增大时提高取样校正率。
3.如权利要求2所述的参考电压调节器，其中该参考电压调节器利用该比较器中的一内部延迟以调整该取样校正率，而该内部延迟反比于该参考电平与该参考电压输出间的差值。
4.如权利要求1所述的参考电压调节器，其中该参考电压调节器也用以根据一存取而从该eDRAM中一存储器控制逻辑传送该取样与校正请求至该控制区块。
5.如权利要求4所述的参考电压调节器，其中该脉冲产生器用以产生一校正脉冲，其具有一脉宽，当该存储器控制逻辑传送该取样与校正请求时，该脉宽较长。
6.如权利要求4所述的参考电压调节器，其中该控制区块用以开启一新比较周期，以在该存取之后校正该参考电压输出。
7.如权利要求1所述的参考电压调节器，其中一差动放大器用以放大一该参考电平与该参考电压输出间的差值，并将该放大的差值传送至该比较器。
8.如权利要求1所述的参考电压调节器，其中该脉冲产生器用以重设该比较器，并在该脉冲产生器产生该校正脉冲时启动一新比较周期。
9.如权利要求1所述的参考电压调节器，其中一储能电容耦接至该参考电压输出。
10.如权利要求1所述的参考电压调节器，其中该振荡器是一温度控制振荡器，而该参考电压调节器用以在取样与校正请求传送至该控制区块前，通过一除频器从该振荡器传送该取样与校正请求。
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