CN101930221B - 基于bist的数据采集系统及其实现采集、自测试的方法 - Google Patents
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Abstract
基于BIST的数据采集系统及其实现采集、自测试的方法，它涉及数据采集技术领域，它解决了现有的数据采集器可测性低、可靠性低的问题。本发明的数据采集系统主要包括FPGA控制模块、DSP主控制器、混合边界扫描芯片、边界扫描控制芯片和测试信号发生器，本发明的方法主要由FPGA控制模块完成数据采集功能，由DSP主控制器实现数据采集系统在数据采集和自测试之间的切换控制，由测试信号发生器实现测试信号的发出，由边界扫描控制芯片实现对FPGA的测试。本发明为提高数据采集系统的可测性发展提供了基础。
Description
技术领域
本发明涉及数据采集技术领域，具体涉及一种基于BIST的数据采集系统及其实现数据采集、自测试的方法。
背景技术
数据采集器作为典型应用的产品，具有非常广泛的应用背景，其可测性，可靠性和可维修性一直是急待解决的问题，现有的数据采集器可测性和可靠性低，这极大地影响了产品本身的质量，也降低了产品整个寿命周期，同时增加了产品的全寿命周期成本费用。
发明内容
为了解决现有的数据采集器可测性低、可靠性低的问题，本发明提供了一种基于BIST的数据采集系统及其实现采集、自测试的方法。
本发明的基于BIST的数据采集系统，它包括过零检测电路、前置信号放大电路、滤波器、A/D转换模块、第一锁相环、FPGA控制模块、DSP外围存储模块和DSP主控制器，它还包括第一模拟通道开关、混合边界扫描芯片、第二模拟通道开关、第三模拟通道开关、D/A转换模块、边界扫描控制芯片、测试信号发生器、计算机、液晶屏和键盘，被采集信号经过第一模拟通道开关输入至前置信号放大电路的信号输入端和过零检测电路的信号输入端，所述前置信号放大电路输出信号经混合边界扫描芯片输入至滤波器的信号输入端，所述滤波器经第三模拟通道开关输入至A/D转换模块的第一信号输入端，所述A/D转换模块的信号输出端连接FPGA控制模块的第一信号输入端，所述FPGA控制模块的第二信号输入端连接第一锁相环的信号输出端，所述FPGA控制模块的第三信号输入端通过SPI/UART总线连接DSP主控制器的信号输出端，所述FPGA控制模块的第一信号输出端连接A/D转换模块的第二信号输入端，所述FPGA控制模块的第二信号输出端连接A/D转换模块的第三信号输入端，所述FPGA控制模块的第三信号输出端连接DSP主控制器的第一信号输入端，所述DSP主控制器的第一信号输出端连接计算机的信号输入端，所述DSP主控制器的第二信号输出端连接液晶屏的信号输入端，所述DSP主控制器的第三信号输出端连接DSP外围存储模块的信号输入端，所述DSP主控制器的第二信号输入端连接键盘的数据输出端，所述DSP主控制器的第四信号输出端连接边界扫描控制芯片的信号输入端，所述DSP主控制器的第五信号输出端连接D/A转换模块的信号输入端，所述DSP主控制器的第六信号输出端连接测试信号发生器的信号输入端，D/A转换模块的信号输出端均与第一模拟通道开关的一个受控端、第二模拟通道开关的一个受控端和第三模拟通道开关的一个受控端连接，FPGA控制模块的模拟通道开关信号控制端均与第三模拟通道开关的另一个受控端、第二模拟通道开关的另一个受控端和第一模拟通道开关的另一个受控端连接，测试信号发生器的信号输出端通过混合电路测试总线连接到混合边界扫描芯片的信号输入端，过零检测电路的信号输出端经第二模拟通道开关连接到第一锁相环的信号输入端。
本发明的基于BIST的数据采集系统实现采集、自测试的方法，它的具体过程为：
通过键盘输入控制命令，DSP主控制器接收所述控制命令，如果所述控制命令为数据采集命令，则DSP主控制器向FPGA控制模块下达数据采集命令，同时发送模拟通道开关闭合命令，并通过FPGA模块控制各模拟通道开关闭合，且FPGA控制模块向A/D转换模块发出时序控制命令，控制所述A/D转换模块对被采集信号进行等周期采样的采样时钟，被采集信号通过前置信号放大电路放大和滤波器滤波后被A/D转换模块转为数字信号，并被送入FPGA控制模块且存储在其内部RAM中，所述FPGA控制模块根据DSP主控制器的控制命令，将存储在其内部RAM中的采集数据送往DSP主控制器，所述DSP主控制器将送来的数据送往DSP外围存储模块进行存储，同时DSP主控制器还将送来的数据送往液晶屏进行显示，并送往计算机进行处理；如果DSP主控制器接收的控制命令为边界扫描测试命令，则DSP主控制器向边界扫描控制芯片发出边界扫描命令，所述边界扫描控制芯片对FPGA 控制模块进行边界扫描测试，并在液晶屏上显示测试结果；如果DSP主控制器接收的控制命令为电路测试命令，则所述DSP主控制器向FPGA控制模块下达所述电路测试命令，所述电路测试命令包括对A/D转换模块、滤波器、前置信号放大电路、第一锁相环和过零检测电路进行测试的测试命令，所述FPGA控制模块向第三模拟通道开关、第二模拟通道开关和第一模拟通道开关发送模拟通道开关切换控制命令，切换各模拟通道开关，同时 DSP主控制器向D/A转换模块发送测试激励信号，所述测试激励信号经D/A转换模块转换为模拟激励信号后通过第三模拟通道开关、A/D转换模块、FPGA控制模块和DSP主控制器，在液晶屏上显示测试结果；如果DSP主控制器接收的控制命令为混合边界扫描测试命令，则所述DSP主控制器向测试信号发生器发送测试命令，所述测试信号发生器发出测试信号，所述测试信号指标包括电流和电压，所述测试信号通过混合边界扫描芯片、滤波器、第三模拟通道开关、A/D转换模块、FPGA控制模块和DSP主控制器，在液晶屏上显示测试结果。
本发明的有益效果为：本发明提供了一种能够进行数据采集、自测试
的数据采集系统和实现数据采集、自测试的方法；本发明与现有数据采集器相比，增加了边界扫描控制芯片和测试信号发生器及各模拟通道开关，利于可测性，同时有效提高了数据采集系统的可靠性；本发明的DSP主控制器，实现了数据采集系统进行数据采集和自测试的管理。
附图说明
图1是本发明的基于BIST的数据采集系统示意图，图2是本发明的FPGA控制模块11的结构示意图。
具体实施方式
具体实施方式一：根据说明书附图1具体说明本实施方式，本实施方式所述的基于BIST的数据采集系统，它包括过零检测电路2、前置信号放大电路3、滤波器6、A/D转换模块9、第一锁相环10、FPGA控制模块11、DSP外围存储模块13和DSP主控制器14，其特征在于它还包括第一模拟通道开关1、混合边界扫描芯片4、第二模拟通道开关5、第三模拟通道开关7、D/A转换模块8、边界扫描控制芯片12、测试信号发生器15、计算机16、液晶屏17和键盘18，
被采集信号经过第一模拟通道开关1输入至前置信号放大电路3的信号输入端和过零检测电路2的信号输入端，所述前置信号放大电路3输出信号经混合边界扫描芯片4输入至滤波器6的信号输入端，所述滤波器6经第三模拟通道开关7输入至A/D转换模块9的第一信号输入端，所述A/D转换模块9的信号输出端连接FPGA控制模块11的第一信号输入端，所述FPGA控制模块11的第二信号输入端连接第一锁相环10的信号输出端，所述FPGA控制模块11的第三信号输入端通过SPI/UART总线连接DSP主控制器14的信号输出端，所述FPGA控制模块11的第一信号输出端连接A/D转换模块9的第二信号输入端，所述FPGA控制模块11的第二信号输出端连接A/D转换模块9的第三信号输入端，所述FPGA控制模块11的第三信号输出端连接DSP主控制器14的第一信号输入端，所述DSP主控制器14的第一信号输出端连接计算机16的信号输入端，所述DSP主控制器14的第二信号输出端连接液晶屏17的信号输入端，所述DSP主控制器14的第三信号输出端连接DSP外围存储模块13的信号输入端，所述DSP主控制器14的第二信号输入端连接键盘18的数据输出端，所述DSP主控制器14的第四信号输出端连接边界扫描控制芯片12的信号输入端，所述DSP主控制器14的第五信号输出端连接D/A转换模块8的信号输入端，所述DSP主控制器14的第六信号输出端连接测试信号发生器15的信号输入端，D/A转换模块8的信号输出端均与第一模拟通道开关1的一个受控端、第二模拟通道开关5的一个受控端和第三模拟通道开关7的一个受控端连接，FPGA控制模块11的模拟通道开关信号控制端均与第三模拟通道开关7的另一个受控端、第二模拟通道开关5的另一个受控端和第一模拟通道开关1的另一个受控端连接，测试信号发生器15的信号输出端通过混合电路测试总线连接到混合边界扫描芯片4的信号输入端，过零检测电路2的信号输出端经第二模拟通道开关5连接到第一锁相环10的信号输入端。
具体实施方式二：根据说明书附图2具体说明本实施方式，本实施方式是对具体实施方式一的进一步说明，具体实施方式一中的FPGA控制模块11包括片内RAM模块11-1、RAM读写地址生成器11-2、顶层控制状态机11-3、UART接收模块11-4、UART发送模块11-5、时钟分频模块11-6和第二锁相环11-7，所述第二锁相环11-7的一个信号输出端连接时钟分频模块11-6的信号输入端，所述第二锁相环11-7的另一个信号输出端连接RAM读写地址生成器11-2的一个信号输入端，所述RAM读写地址生成器11-2的另一个信号输入端连接顶层控制状态机11-3的第一信号输出端，所述RAM读写地址生成器11-2的信号输出端连接片内RAM模块11-1的信号输入端，所述片内RAM模块11-1的信号输出端连接UART发送模块11-5的第一信号输入端，所述UART发送模块11-5的第二信号输入端连接顶层控制状态机11-3的第二信号输出端，所述UART发送模块11-5的第三信号输入端连接时钟分频模块11-6的第一信号输出端，所述时钟分频模块11-6的第二信号输出端连接顶层控制状态机11-3的信号输入端，所述时钟分频模块11-6的第三信号输出端连接UART接收模块11-4的一个信号输入端，所述UART接收模块11-4的另一个信号输入端连接顶层控制状态机11-3的第三信号输出端，时钟分频模块11-6，用于对倍频后的时钟信号进行分频；
第二锁相环11-7，用于对时钟信号进行倍频；片内RAM模块11-1，用于存储数据；RAM读写地址生成器11-2，用于根据读写状态的变化来生成RAM相应的读地址和写地址；UART接收模块11-4，用于接收数据，同时实现UART接收模块时钟与每个接收字符的同步；UART发送模块11-5，用于发送数据，同时实现UART发送模块时钟与每个发送字符的同步；顶层控制状态机11-3，用于在接收到外部命令为数据采集命令时，进入数据采集和RAM写数据状态，在接收到外部命令为发送数据命令时，进入数据发送和RAM读数据状态。
具体实施方式三：本实施方式是根据具体实施方式一或二中所述的基于BIST的数据采集系统而实现的，本实施方式所述的基于BIST的数据采集系统实现采集、自测试的方法，它的具体过程为：
通过键盘18输入控制命令，DSP主控制器14接收所述控制命令，
如果所述控制命令为数据采集命令，则DSP主控制器14向FPGA控制模块11下达数据采集命令，同时发送模拟通道开关闭合命令，并通过FPGA模块11控制各模拟通道开关闭合，且FPGA控制模块11向A/D转换模块9发出时序控制命令，控制所述A/D转换模块9对被采集信号进行等周期采样的采样时钟，被采集信号通过前置信号放大电路3放大和滤波器6滤波后被A/D转换模块9转为数字信号，并被送入FPGA控制模块11且存储在其内部RAM中，所述FPGA控制模块11根据DSP主控制器14的控制命令，将存储在其内部RAM中的采集数据送往DSP主控制器14，所述DSP主控制器14将送来的数据送往DSP外围存储模块13进行存储，同时DSP主控制器14还将送来的数据送往液晶屏17进行显示，并送往计算机16进行处理；
如果DSP主控制器14接收的控制命令为边界扫描测试命令，则DSP主控制器14向边界扫描控制芯片12发出边界扫描命令，所述边界扫描控制芯片12对FPGA 控制模块11进行边界扫描测试，并在液晶屏17上显示测试结果；如果DSP主控制器14接收的控制命令为电路测试命令，则所述DSP主控制器14向FPGA控制模块11下达所述电路测试命令，所述电路测试命令包括对A/D转换模块9、滤波器6、前置信号放大电路3、第一锁相环10和过零检测电路2进行测试的测试命令，所述FPGA控制模块11向第三模拟通道开关7、第二模拟通道开关5和第一模拟通道开关1发送模拟通道开关切换控制命令，切换各模拟通道开关，同时 DSP主控制器14向D/A转换模块8发送测试激励信号，所述测试激励信号经D/A转换模块8转换为模拟激励信号后通过第三模拟通道开关7、A/D转换模块9、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果；如果DSP主控制器14接收的控制命令为混合边界扫描测试命令，则所述DSP主控制器14向测试信号发生器15发送测试命令，所述测试信号发生器15发出测试信号，所述测试信号指标包括电流和电压，所述测试信号通过混合边界扫描芯片4、滤波器6、第三模拟通道开关7、A/D转换模块9、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果。
具体实施方式四：本实施方式是对具体实施方式三的进一步说明，具体实施方式三中FPGA控制模块11向A/D转换模块9发出时序控制命令，控制所述A/D转换模块9对被采集信号进行等周期采样的采样时钟的具体过程为：
被采集信号经过第一模拟通道开关1到过零检测电路2后获得被采集信号的时钟频率，所述被采集信号的时钟频率经第二模拟通道开关5进入第一锁相环10进行倍频，所述倍频后的被采集信号的时钟频率通过FPGA控制模块11被送入A/D转换模块9的采样时钟，实现所述A/D转换模块9对被采集信号进行等周期采样。
本实施方式中，根据电路测试命令涉及的不同测试点以及各通道开关所处位置，按照一定的测试顺序，对系统中部件进行测试：
首先，DSP主控制器14接受键盘输入命令对A/D转换模块9进行测试，此时所述DSP主控制器14命令FPGA控制模块11控制第三模拟通道开关7切换到D/A转换模块8的模拟信号输入端，并切断滤波器6的信号输入，第一模拟通道开关1和第二模拟通道开关5均切换到无信号输入状态，测试激励信号经第三模拟通道开关7加载到A/D转换模块9的输入端，经过FPGA控制模块11存储和处理，传送到DSP主控制器14，并在液晶屏17上显示测试结果；
其次，在A/D转换模块9的测试结果为无故障时对滤波器6进行测试，此时FPGA控制模块11控制第三模拟通道开关7切换到滤波器6的输入端，并切断D/A转换模块8的模拟信号输入，第一模拟通道开关1和第二模拟通道开关5均切换到无信号输入状态，测试激励信号经混合边界扫描芯片4加载在滤波器6的输入端，并经第三模拟通道开关7、A/D转换模块9、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果；
再次，在滤波器6的测试结果为无故障时对前置信号放大电路3进行测试，此时FPGA控制模块11控制第三模拟通道开关7切换到滤波器6的输入端，并切断D/A转换模块8的模拟信号输入，第一模拟通道 开关1切换到D/A转换模块8的模拟信号输入端，允许测试激励信号输入，同时切断被采集信号的输入通道，第二模拟通道开关5切换到无信号输入状态，测试激励信号经第一模拟通道开关1加载在前置信号放大电路3的输入端，并经混合边界扫描芯片4、滤波器6、第三模拟通道开关7、A/D转换模块9、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果。
然后，对第一锁相环10进行测试，此时第二模拟通道开关5切换到D/A转换模块8的模拟信号输入端，允许测试激励信号输入，同时切断过零检测电路2的信号输入，第一模拟通道开关1和第三模拟通道开关7均切换到无信号输入状态，测试激励信号经第二模拟通道开关5、第一锁相环10、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果。
最后，在第一锁相环10的测试结果为无故障时对过零检测电路2进行测试，此时FPGA控制模块11控制第三模拟通道开关7切换到无信号输入状态，并控制第一模拟通道开关1切换到D/A转换模块8的模拟信号输入端，允许测试激励信号输入，所述测试激励信号经第一模拟通道开关1加载在过零检测电路2的输入端，同时第二模拟通道开关5切换到过零检测电路2的输出端，并经第一锁相环10、FPGA控制模块11和DSP主控制器14，在液晶屏17上显示测试结果。
本实施方式中，被采集信号为周期信号，幅度为0-5V，频率为0-10MHz，也可以采用固定采样频率，所述采样频率可达200MHz。
本实施方式中，A/D转换模块9的型号为ADS805U。
本实施方式中各模拟通道开关的型号为TI公司的74hc4051。
本实施方式中，DSP外围存储模块13采用Xilinx公司ISE软件中的IP核，省去了繁琐的VHDL编程，这种IP核是经过严格验证的程序段，性能和可靠性都比较高；片内RAM模块11-1为双口RAM，读写过程是相互独立的。有两套独立的时钟，独立的地址和使能端口，输入输出数据的宽度也可以灵活设定。
本实施方式中，边界扫描控制芯片12的型号为LVT8980，混合边界扫描芯片4的型号为STA400，DSP主控制器14采用TI（Texas Instruments）公司的32位定点DSP TMS320F2812。
本实施方式中，DSP主控制器14与FPGA控制模块11之间的信息传递采用UART接口，8位数据结构，波特率为115200bps，具体操作码如表1所示，FPGA控制模块11提供固定周期采样和等周期采样两种模式，DSP主控制器14通过指令控制FPGA控制模块11的输出波形、各模块的故障检测和测试系统各模拟通道开关的通断，完成总体系统的控制协调工作。
表1 DSP主控制器14与FPGA控制模块11的通信协议
| 指令码 | 操作 |
| 01H | 采集数据存到片内内RAM模块11-1中 |
| 02H | 发送采集数据给DSP主控制器14 |
| 03H | 输出1KHz方波 |
| 04H | 输出10KHz方波 |
| 05H | 输出100KHz方波 |
| 06H | 取消信号（方波或高电平)输出 |
| 0DH | 输出高电平‘1’ |
| 07H | FPGA控制模块11内采集数据时与外界A/D转换模块9数据线断开 |
| 08H | 外界A/D转换模块9数据线与片内RAM模块11-1数据线相连，正常采集数据 |
| 09H | 测试第一锁相环10是否为16倍频 |
| 0AH | 测试第一锁相环10是否为64倍频 |
| 0BH | A/D转换模块9的采样时钟接5MHz |
| 0CH | A/D转换模块9的采样时钟接到第一锁相环10的倍频输出时钟上进行等周期采样 |
| FXH | 控制（10--P53，14--P36，1-P1脚)所接开关控制线 |
| EXH | 控制（16--P2，17--P13，18--P11脚)所接开关控制线 |
| DXH | 控制（19--P8 ，20--P6，21--P4脚)所接开关控制线 |
Claims (2)
1.基于BIST的数据采集系统，它包括过零检测电路(2)、前置信号放大电路(3)、滤波器(6)、A/D转换模块(9)、第一锁相环(10)、FPGA控制模块(11)、DSP外围存储模块(13)和DSP主控制器(14)，其特征在于它还包括第一模拟通道开关(1)、混合边界扫描芯片(4)、第二模拟通道开关(5)、第三模拟通道开关(7)、D/A转换模块(8)、边界扫描控制芯片(12)、测试信号发生器(15)、计算机(16)、液晶屏(17)和键盘(18)，
被采集信号经过第一模拟通道开关(1)输入至前置信号放大电路(3)的信号输入端和过零检测电路(2)的信号输入端，所述前置信号放大电路(3)输出信号经混合边界扫描芯片(4)输入至滤波器(6)的信号输入端，所述滤波器(6)经第三模拟通道开关(7)输入至A/D转换模块(9)的第一信号输入端，所述A/D转换模块(9)的信号输出端连接FPGA控制模块(11)的第一信号输入端，所述FPGA控制模块(11)的第二信号输入端连接第一锁相环(10)的信号输出端，所述FPGA控制模块(11)的第三信号输入端通过SPI/UART总线连接DSP主控制器(14)的信号输出端，所述FPGA控制模块(11)的第一信号输出端连接A/D转换模块(9)的第二信号输入端，所述FPGA控制模块(11)的第二信号输出端连接A/D转换模块(9)的第三信号输入端，所述FPGA控制模块(11)的第三信号输出端连接DSP主控制器(14)的第一信号输入端，所述DSP主控制器(14)的第一信号输出端连接计算机(16)的信号输入端，所述DSP主控制器(14)的第二信号输出端连接液晶屏(17)的信号输入端，所述DSP主控制器(14)的第三信号输出端连接DSP外围存储模块(13)的信号输入端，所述DSP主控制器(14)的第二信号输入端连接键盘(18)的数据输出端，所述DSP主控制器(14)的第四信号输出端连接边界扫描控制芯片(12)的信号输入端，所述DSP主控制器(14)的第五信号输出端连接D/A转换模块(8)的信号输入端，所述DSP主控制器(14)的第六信号输出端连接测试信号发生器(15)的信号输入端，D/A转换模块(8)的信号输出端均与第一模拟通道开关(1)的一个受控端、第二模拟通道开关(5)的一个受控端和第三模拟通道开关(7)的一个受控端连接，FPGA控制模块(11)的模拟通道开关信号控制端均与第三模拟通道开关(7)的另一个受控端、第二模拟通道开关(5)的另一个受控端和第一模拟通道开关(1)的另一个受控端连接，测试信号发生器(15)的信号输出端通过混合电路测试总线连接到混合边界扫描芯片(4)的信号输入端，过零检测电路(2)的信号输出端经第二模拟通道开关(5)连接到第一锁相环(10)的信号输入端；
FPGA控制模块(11)包括片内RAM模块(11-1)、RAM读写地址生成器(11-2)、顶层控制状态机(11-3)、UART接收模块(11-4)、UART发送模块(11-5)、时钟分频模块(11-6)和第二锁相环(11-7)，所述第二锁相环(11-7)的一个信号输出端连接时钟分频模块(11-6)的信号输入端，所述第二锁相环(11-7)的另一个信号输出端连接RAM读写地址生成器(11-2)的一个信号输入端，所述RAM读写地址生成器(11-2)的另一个信号输入端连接顶层控制状态机(11-3)的第一信号输出端，所述RAM读写地址生成器(11-2)的信号输出端连接片内RAM模块(11-1)的信号输入端，所述片内RAM模块(11-1)的信号输出端连接UART发送模块(11-5)的第一信号输入端，所述UART发送模块(11-5)的第二信号输入端连接顶层控制状态机(11-3)的第二信号输出端，所述UART发送模块(11-5)的第三信号输入端连接时钟分频模块(11-6)的第一信号输出端，所述时钟分频模块(11-6)的第二信号输出端连接顶层控制状态机(11-3)的信号输入端，所述时钟分频模块(11-6)的第三信号输出端连接UART接收模块(11-4)的一个信号输入端，所述UART接收模块(11-4)的另一个信号输入端连接顶层控制状态机(11-3)的第三信号输出端，时钟分频模块(11-6)，用于对倍频后的时钟信号进行分频；第二锁相环(11-7)，用于对时钟信号进行倍频；片内RAM模块(11-1)，用于存储数据；RAM读写地址生成器(11-2)，用于根据读写状态的变化来生成RAM相应的读地址和写地址；UART接收模块(11-4)，用于接收数据，同时实现UART接收模块时钟与每个接收字符的同步；UART发送模块(11-5)，用于发送数据，同时实现UART发送模块时钟与每个发送字符的同步；顶层控制状态机(11-3)，用于在接收到外部命令为数据采集命令时，进入数据采集和RAM写数据状态，在接收到外部命令为发送数据命令时，进入数据发送和RAM读数据状态；
A/D转换模块(9)的型号为ADS805U；各模拟通道开关的型号为TI公司的74hc4051；边界扫描控制芯片(12)的型号为LVT8980，混合边界扫描芯片(4)的型号为STA400，DSP主控制器(14)采用Texas Instruments公司的32位定点DSP TMS320F2812；
基于BIST的数据采集系统实现采集、自测试的方法，它的具体过程为：
通过键盘(18)输入控制命令，DSP主控制器(14)接收所述控制命令，
如果所述控制命令为数据采集命令，则DSP主控制器(14)向FPGA控制模块(11)下达数据采集命令，并通过FPGA模块(11)控制各模拟通道开关闭合，且FPGA控制模块(11)向A/D转换模块(9)发出时序控制命令，控制所述A/D转换模块(9)对被采集信号进行等周期采样，被采集信号通过前置信号放大电路(3)放大和滤波器(6)滤波后被A/D转换模块(9)转为数字信号，并被送入FPGA控制模块(11)且存储在其内部RAM中，所述FPGA控制模块(11)根据DSP主控制器(14)的控制命令，将存储在其内部RAM中的采集数据送往DSP主控制器(14)，所述DSP主控制器(14)将送来的数据送往DSP外围存储模块(13)进行存储，同时DSP主控制器(14)还将送来的数据送往液晶屏(17)进行显示，并送往计算机(16)进行处理；
如果DSP主控制器(14)接收的控制命令为边界扫描测试命令，则DSP主控制器(14)向边界扫描控制芯片(12)发出边界扫描命令，所述边界扫描控制芯片(12)对FPGA控制模块(11)进行边界扫描测试，并在液晶屏(17)上显示测试结果；如果DSP主控制器(14)接收的控制命令为电路测试命令，则所述DSP主控制器(14)向FPGA控制模块(11)下达所述电路测试命令，所述电路测试命令包括对A/D转换模块(9)、滤波器(6)、前置信号放大电路(3)、第一锁相环(10)和过零检测电路(2)进行测试的测试命令，所述FPGA控制模块(11)向第三模拟通道开关(7)、第二模拟通道开关(5)和第一模拟通道开关(1)发送模拟通道开关切换控制命令，切换各模拟通道开关，同时DSP主控制器(14)向D/A转换模块(8)发送测试激励信号，所述测试激励信号的测试指标包括线性度、转换速率和噪声，所述测试激励信号经D/A转换模块(8)转换为模拟激励信号后通过第三模拟通道开关(7)、A/D转换模块(9)、FPGA控制模块(11)和DSP主控制器(14)，在液晶屏(17)上显示测试结果；如果DSP主控制器(14)接收的控制命令为混合边界扫描测试命令，则所述DSP主控制器(14)向测试信号发生器(15)发送测试命令，所述测试信号发生器(15)发出测试信号，所述测试信号指标包括电流和电压，所述测试信号通过混合边界扫描芯片(4)、滤波器(6)、第三模拟通道开关(7)、A/D转换模块(9)、FPGA控制模块(11)和DSP主控制器(14)，在液晶屏(17)上显示测试结果。
2.根据权利要求1所述的基于BIST的数据采集系统，其特征在于FPGA控制模块(11)向A/D转换模块(9)发出时序控制命令，控制所述A/D转换模块(9)对被采集信号进行等周期采样的具体过程为：
被采集信号经过第一模拟通道开关(1)到过零检测电路(2)后获得被采集信号的时钟频率，所述被采集信号的时钟频率经第二模拟通道开关(5)进入第一锁相环(10)进行倍频，所述倍频后的被采集信号的时钟频率通过FPGA控制模块(11)被送入A/D转换模块(9)的采样时钟，实现所述A/D转换模块(9)对被采集信号进行等周期采样。
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| CN2010101289684A CN101930221B (zh) | 2010-03-22 | 2010-03-22 | 基于bist的数据采集系统及其实现采集、自测试的方法 |
Applications Claiming Priority (1)
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