CN103457684B - 一种用于串行通信设备波特率容限测试的信号发生装置 - Google Patents

Abstract

一种用于串行通信设备波特率容限测试的信号发生装置，属于波特率容限测试领域。本发明是解决了现有弹上机测试系统无法对通信设备的串行通讯接口容限进行测试的问题，本发明所述的上位机控制器的控制信号输出端与FPGA处理模块的控制信号输入端连接，上位机控制器的数据信号输入输出端与FPGA处理模块的第一数据信号输入输出端连接，晶振的频率信号输出端与FPGA处理模块的时钟信号输入端连接，FPGA处理模块的第二数据信号输入输出端同时与N个光耦隔离器的第一信号输入输出端连接，N个光耦隔离器的第二信号输入输出端分别与N个可编程多协议收发器的第一信号输入输出端连接；本发明主要用于对串行通信设备的通讯接口容限进行测试。

Description

一种用于串行通信设备波特率容限测试的信号发生装置

技术领域

本发明属于波特率容限测试领域。

背景技术

目前，随着计算机技术和超大规模集成电路技术的不断发展，各种武器型号上的数字化程度不断提高，以RS-232/422/485等串行通信方式为载体的数字化控制方式已经逐步取代传统的模拟控制方式成为火箭、卫星、导弹等大型设备中的主流控制方式。而弹上机是大型设备的核心部件，其性能好坏直接影响了导弹等武器系统整体性能的优劣。因此，在系统组装之前对其进行完备性和覆盖性测试显得尤为重要。弹上机测试系统是弹上机研制、试验过程中的关键设备，它能够在计算机的控制下，根据弹上机需要检测的参数和指标，完成对弹上机设备的功能测试，提高了弹上机整体的测试效率，从而为弹上机的可靠性工作提供了有力保障。

现有的测试系统主要针对弹上机进行各项功能指标的测试，往往对各项功能的性能好坏缺乏必要的测试方法，例如：对于弹上机和测试系统之间关键的RS-232/422/485串行数据通信，只是偏重于功能的测试，而波特率作为串行通信中重要的技术指标，对于其串行通讯接口容限测试的装置比较缺乏，也没有类似的产品存在。因此，为了更好的对弹上机工作性能进行测试，就必须增强测试系统的测试的覆盖性和完备性，提高了弹上机测试系统的整体测试水平。

此外，弹上机是导弹等电子系统的核心部件，是导弹系统的通信、信息处理和控制中心。在弹上机生产过程中，生产商要对其各项功能和性能进行离线测试，从而验证和检测其工艺和动态性能指标。当导弹或火箭进入批量生产的时候，其内部弹上机等核心部件的测试任务就会迅速增加。所以为了提高测试效率，降低测试误判率，便于后期的检测和维修，研制自动化水平和集成度高，覆盖性强的测试系统成了当务之急。

频率合成是指以一个或多个参考频率源为基准点，在某一个频率范围中，综合生成输出若干个所需工作频率点的过程。经过第一代直接频率合成和第二代间接频率合成技术的发展，第三代频率合成技术即直接数字频率合成技术已经在空间通信、卫星导航、遥测遥控、数字通信和时钟源合成等方面得到了广泛的运用。

直接数字频率合成(Direct Digital Frequency Synthesis，DDS)，是一种使用数字数据块的方法，以一个固定频率的高精度的时钟源作为参考，来产生频率和相位可调的输出信号的技术。如图3所示，它主要由四大部分组成：相位累加器、波形存储器、数模转换器和低通滤波器。它是一种从相位的角度出发，直接合成所需波形的频率合成技术。与以往的频率合成技术相比，采用该技术产生的时钟信号频率切换时间短，频率分辨率非常高，而且能够方便的对输出信号的频率、相位和幅度进行调制。

在航空航天控制领域中，控制系统与被控单元经常分布在两地，两者之间需要使用电缆相连，从而实现可靠的有线通信。然而，由于通信线缆一般为容抗特性，当传输距离较远时，信号传输中的直流分量和低频分量将会受到限制，故为了减小信号基带中的直流分量和高频分量，选择一种合适的通信数据编码方式是十分必要的。曼彻斯特码是一种数字双相电平码，是一种暗含时钟同步信息的编码技术，解决了在数据传输时没有时钟信息的问题。与其他编码技术相比，曼彻斯特码不存在直流分量，并且编码规则相对简单，抗干扰能力强，适合在一些干扰较大的场所进行数据传输。

发明内容

本发明是为了解决现有弹上机测试系统无法对通信设备的串行通讯接口容限进行测试的问题，本发明提供了一种用于串行通信设备波特率容限测试的信号发生装置。

一种用于串行通信设备波特率容限测试的信号发生装置，它包括上位机控制器、FPGA处理模块、晶振、N个光耦隔离器和N个可编程多协议收发器；

所述的上位机控制器的控制信号输出端通过PCI总线与FPGA处理模块的控制信号输入端连接，所述的上位机控制器的数据信号输入输出端通过PCI总线与FPGA处理模块的第一数据信号输入输出端连接，所述的晶振的频率信号输出端与FPGA处理模块的时钟信号输入端连接，所述的FPGA处理模块的第二数据信号输入输出端同时与N个光耦隔离器的第一信号输入输出端连接，所述的N个光耦隔离器的第二信号输入输出端分别与N个可编程多协议收发器的第一信号输入输出端连接；所述的N为小于或等于8的正整数，

所述的FPGA处理模块包括PCI总线控制器、地址译码模块、时钟源模块、高速串口控制模块、曼彻斯特编码模块和寄存器；所述的上位机控制器的控制信号输出端与PCI总线控制器的信号输入端连接，所述的上位机控制器的数据信号输入输出端与PCI总线控制器的第一数据信号输入输出端连接，所述的PCI总线控制器的控制信号输出端、第二数据信号输入输出端和地址信号输出端分别与地址译码模块的控制信号输入端、数据信号输入输出端和地址信号输入端连接，所述的地址译码模块的地址信号输出端和数据信号输出端分别与寄存器的地址信号输入端和数据信号输入端连接，所述的地址译码模块的控制信号输出端同时与时钟源模块的控制信号输入端、高速串口控制模块的控制信号输入端、曼彻斯特编码模块的第一控制信号输入端和寄存器的第一控制信号输入端连接，所述的地址译码模块的数据信号输入端与寄存器的数据信号输出端连接，所述的寄存器的频率信号输入端同时与晶振的频率信号输出端和时钟源模块的时钟信号输入端连接，所述的时钟源模块的时钟源信号输出端同时与高速串口控制模块的时钟源信号输入端、曼彻斯特编码模块的时钟源信号输入端和寄存器的时钟源信号输入端连接，所述的高速串口控制模块的信号输出端与曼彻斯特编码模块的第二控制信号输入端连接，所述的曼彻斯特编码模块的控制信号输出端与寄存器的第二控制信号输入端连接，所述的曼彻斯特编码模块的第一数据信号输入输出端与寄存器的数据信号输入输出端连接，所述的曼彻斯特编码模块的第二数据信号输入输出端同时与N个光耦隔离器的第一信号输入输出端连接，所述的时钟源模块的时钟信号输入端为FPGA处理模块的时钟信号输入端，

所述的曼彻斯特编码模块的第二数据信号输入输出端为FPGA处理模块的第二数据信号输入输出端，所述的PCI总线控制器的信号输入端为FPGA处理模块的控制信号输入端，所述的PCI总线控制器的第一数据信号输入输出端为FPGA处理模块的第一数据信号输入输出端。

本发明所述的时钟源模块与经典的DDS原理不同的是，本发明所述的时钟源模块不包含波形存储器ROM、数模转换器D/A以及低通滤波器这三部分，不但大大简化了频率合成器的电路设计，节省了硬件资源，而且继承了经典DDS技术的频率分辨率高等优点。

本发明所述时钟源模块是一种采用相位累加溢出的方法，直接产生不同频率方波信号的技术。可以选用一个频率温度稳定性较高的晶振作为时钟源模块的时钟源头，作为FPGA处理模块的时钟输入；在FPGA处理模块内部基于时钟源模块，产生不同频率的方波信号输出，作为高速串口控制模块的波特率时钟；光耦隔离器用于对相邻通道内的信号进行隔离。

本发明提供了一种用于串行通信设备波特率容限测试的信号发生装置用于对通信设备的串行通讯接口容限进行测试。

附图说明

图1为本发明所述的一种用于串行通信设备波特率容限测试的信号发生装置的原理图。

图2为具体实施方式二所述的时钟源模块的原理图。

图3为背景技术中直接数字频率合成原理框图。

具体实施方式

具体实施方式一：参见图1说明本实施方式，本实施方式所述的一种用于串行通信设备波特率容限测试的信号发生装置，它包括上位机控制器1、FPGA处理模块2、晶振3、N个光耦隔离器4和N个可编程多协议收发器5；

所述的上位机控制器1的控制信号输出端通过PCI总线与FPGA处理模块2的控制信号输入端连接，所述的上位机控制器1的数据信号输入输出端通过PCI总线与FPGA处理模块2的第一数据信号输入输出端连接，所述的晶振3的频率信号输出端与FPGA处理模块2的时钟信号输入端连接，所述的FPGA处理模块2的第二数据信号输入输出端同时与N个光耦隔离器4的第一信号输入输出端连接，所述的N个光耦隔离器4的第二信号输入输出端分别与N个可编程多协议收发器5的第一信号输入输出端连接；所述的N为小于或等于8的正整数，

所述的FPGA处理模块2包括PCI总线控制器6、地址译码模块7、时钟源模块8、高速串口控制模块9、曼彻斯特编码模块10和寄存器11；所述的上位机控制器1的控制信号输出端与PCI总线控制器6的信号输入端连接，所述的上位机控制器1的数据信号输入输出端与PCI总线控制器6的第一数据信号输入输出端连接，所述的PCI总线控制器6的控制信号输出端、第二数据信号输入输出端和地址信号输出端分别与地址译码模块7的控制信号输入端、数据信号输入输出端和地址信号输入端连接，所述的地址译码模块7的地址信号输出端和数据信号输出端分别与寄存器11的地址信号输入端和数据信号输入端连接，所述的地址译码模块7的控制信号输出端同时与时钟源模块8的控制信号输入端、高速串口控制模块9的控制信号输入端、曼彻斯特编码模块10的第一控制信号输入端和寄存器11的第一控制信号输入端连接，所述的地址译码模块7的数据信号输入端与寄存器11的数据信号输出端连接，所述的寄存器11的频率信号输入端同时与晶振3的频率信号输出端和时钟源模块8的时钟信号输入端连接，所述的时钟源模块8的时钟源信号输出端同时与高速串口控制模块9的时钟源信号输入端、曼彻斯特编码模块10的时钟源信号输入端和寄存器11的时钟源信号输入端连接，所述的高速串口控制模块9的信号输出端与曼彻斯特编码模块10的第二控制信号输入端连接，所述的曼彻斯特编码模块10的控制信号输出端与寄存器11的第二控制信号输入端连接，所述的曼彻斯特编码模块10的第一数据信号输入输出端与寄存器11的数据信号输入输出端连接，所述的曼彻斯特编码模块10的第二数据信号输入输出端同时与N个光耦隔离器4的第一信号输入输出端连接，所述的时钟源模块8的时钟信号输入端为FPGA处理模块2的时钟信号输入端，

所述的曼彻斯特编码模块10的第二数据信号输入输出端为FPGA处理模块2的第二数据信号输入输出端，所述的PCI总线控制器6的信号输入端为FPGA处理模块2的控制信号输入端，所述的PCI总线控制器6的第一数据信号输入输出端为FPGA处理模块2的第一数据信号输入输出端。

本实施方式中，可以选用一个频率温度稳定性较高的晶振3作为时钟源模块8的时钟源头，作为FPGA处理模块2的时钟输入；在FPGA处理模块2内部基于时钟源模块8，产生不同频率的方波信号输出，作为高速串口控制模块9的波特率时钟；光耦隔离器4用于对相邻通道内的信号进行隔离。

具体实施方式二：参见图1和2说明本实施方式，本实施方式与具体实施方式一所述的一种用于串行通信设备波特率容限测试的信号发生装置的区别在于，所述的时钟源模块8包括参考时钟模块12、频率控制字模块13、加法器14、相位累加器15和二分频器16；所述的地址译码模块7的控制信号输出端与频率控制字模块13的控制信号输入端连接，所述的参考时钟模块12的时钟信号输入端同时与晶振3的频率信号输出端和寄存器11的频率信号输入端连接，所述的参考时钟模块12的参考信号输出端与加法器14的参考时钟信号输入端连接，所述的频率控制字模块13的频率信号输出端与加法器14的频率信号输入端连接，所述的加法器14的信号输出端与相位累加器15的信号输入端连接，所述的相位累加器15信号输出端与加法器14的反馈信号输入端连接，所述的相位累加器15的信号输出端与二分频器16的信号输入端连接，所述的二分频器16的信号输出端与高速串口控制模块9的时钟源信号输入端连接，

所述的二分频器16的信号输出端为时钟源模块8的时钟源信号输出端，所述的参考时钟模块12的时钟信号输入端为时钟源模块8的时钟信号输入端，所述的频率控制字模块13的控制信号输入端为时钟源模块8的控制信号输入端。

本实施方式中，本发明所述时钟源模块8是一种采用相位累加溢出的方法，直接产生不同频率方波信号。

具体实施方式三：参见图1和2说明本实施方式，本实施方式与具体实施方式一或二所述的一种用于串行通信设备波特率容限测试的信号发生装置的区别在于，所述的光耦隔离器4采用芯片HCPL0631实现。

具体实施方式四：参见图1和2说明本实施方式，本实施方式与具体实施方式一或二所述的一种用于串行通信设备波特率容限测试的信号发生装置的区别在于，所述的可编程多协议收发器5采用芯片MAX3160实现。

具体实施方式五：参见图1和2说明本实施方式，本实施方式与具体实施方式一或二所述的一种用于串行通信设备波特率容限测试的信号发生装置的区别在于，所述的N为小于或等于6的正整数。

具体实施方式六：参见图1和2说明本实施方式，本实施方式与具体实施方式一或二所述的一种用于串行通信设备波特率容限测试的信号发生装置的区别在于，所述的曼彻斯特编码模块10为RS-422型号的编码模块或RS-232型号的编码模块。

Claims (6)

1.一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，它包括上位机控制器(1)、FPGA处理模块(2)、晶振(3)、N个光耦隔离器(4)和N个可编程多协议收发器(5)；

所述的上位机控制器(1)的控制信号输出端通过PCI总线与FPGA处理模块(2)的控制信号输入端连接，所述的上位机控制器(1)的数据信号输入输出端通过PCI总线与FPGA处理模块(2)的第一数据信号输入输出端连接，所述的晶振(3)的频率信号输出端与FPGA处理模块(2)的时钟信号输入端连接，所述的FPGA处理模块(2)的第二数据信号输入输出端同时与N个光耦隔离器(4)的第一信号输入输出端连接，所述的N个光耦隔离器(4)的第二信号输入输出端分别与N个可编程多协议收发器(5)的第一信号输入输出端连接；所述的N为小于或等于8的正整数，

所述的FPGA处理模块(2)包括PCI总线控制器(6)、地址译码模块(7)、时钟源模块(8)、高速串口控制模块(9)、曼彻斯特编码模块(10)和寄存器(11)；所述的上位机控制器(1)的控制信号输出端与PCI总线控制器(6)的信号输入端连接，所述的上位机控制器(1)的数据信号输入输出端与PCI总线控制器(6)的第一数据信号输入输出端连接，所述的PCI总线控制器(6)的控制信号输出端、第二数据信号输入输出端和地址信号输出端分别与地址译码模块(7)的控制信号输入端、数据信号输入输出端和地址信号输入端连接，所述的地址译码模块(7)的地址信号输出端和数据信号输出端分别与寄存器(11)的地址信号输入端和数据信号输入端连接，所述的地址译码模块(7)的控制信号输出端同时与时钟源模块(8)的控制信号输入端、高速串口控制模块(9)的控制信号输入端、曼彻斯特编码模块(10)的第一控制信号输入端和寄存器(11)的第一控制信号输入端连接，所述的地址译码模块(7)的数据信号输入端与寄存器(11)的数据信号输出端连接，所述的寄存器(11)的频率信号输入端同时与晶振(3)的频率信号输出端和时钟源模块(8)的时钟信号输入端连接，所述的时钟源模块(8)的时钟源信号输出端同时与高速串口控制模块(9)的时钟源信号输入端、曼彻斯特编码模块(10)的时钟源信号输入端和寄存器(11)的时钟源信号输入端连接，所述的高速串口控制模块(9)的信号输出端与曼彻斯特编码模块(10)的第二控制信号输入端连接，所述的曼彻斯特编码模块(10)的控制信号输出端与寄存器(11)的第二控制信号输入端连接，所述的曼彻斯特编码模块(10)的第一数据信号输入输出端与寄存器(11)的数据信号输入输出端连接，所述的曼彻斯特编码模块(10)的第二数据信号输入输出端同时与N个光耦隔离器(4)的第一信号输入输出端连接，所述的时钟源模块(8)的时钟信号输入端为FPGA处理模块(2)的时钟信号输入端，

所述的曼彻斯特编码模块(10)的第二数据信号输入输出端为FPGA处理模块(2)的第二数据信号输入输出端，所述的PCI总线控制器(6)的信号输入端为FPGA处理模块(2)的控制信号输入端，所述的PCI总线控制器(6)的第一数据信号输入输出端为FPGA处理模块(2)的第一数据信号输入输出端。

2.根据权利要求1所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的时钟源模块(8)包括参考时钟模块(12)、频率控制字模块(13)、加法器(14)、相位累加器(15)和二分频器(16)；所述的地址译码模块(7)的控制信号输出端与频率控制字模块(13)的控制信号输入端连接，所述的参考时钟模块(12)的时钟信号输入端同时与晶振(3)的频率信号输出端和寄存器(11)的频率信号输入端连接，所述的参考时钟模块(12)的参考信号输出端与加法器(14)的参考时钟信号输入端连接，所述的频率控制字模块(13)的频率信号输出端与加法器(14)的频率信号输入端连接，所述的加法器(14)的信号输出端与相位累加器(15)的信号输入端连接，所述的相位累加器(15)信号输出端与加法器(14)的反馈信号输入端连接，所述的相位累加器(15)的信号输出端与二分频器(16)的信号输入端连接，所述的二分频器(16)的信号输出端与高速串口控制模块(9)的时钟源信号输入端连接，

所述的二分频器(16)的信号输出端为时钟源模块(8)的时钟源信号输出端，所述的参考时钟模块(12)的时钟信号输入端为时钟源模块(8)的时钟信号输入端，所述的频率控制字模块(13)的控制信号输入端为时钟源模块(8)的控制信号输入端。

3.根据权利要求1或2所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的光耦隔离器(4)采用芯片HCPL0631实现。

4.根据权利要求1或2所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的可编程多协议收发器(5)采用芯片MAX3160实现。

5.根据权利要求1或2所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的N为小于或等于6的正整数。

6.根据权利要求1或2所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的曼彻斯特编码模块(10)为RS-422型号的编码模块或RS-232型号的编码模块。