CN109885434A - 一种FPGA高速SerDes接口的集成测试系统及方法 - Google Patents

Abstract

本发明公开了一种FPGA高速SerDes接口的集成测试系统及方法，包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，本发明通过集成分离的专项测试仪仪器，通过搭载SerDes接口测试PCB硬件平台，在中央处理模块中实现对测试仪器的远程控制和集成，同时，实现对所需参数的测试和记录，并将测试记录在中央处理模块上集中输出，从而实现对SerDes芯片参数的全覆盖测试，通过减少人工测试的干预，减少手动切换，操作的时间，大幅度提高FPGA芯片SerDes接口的测试效率。

Description

一种FPGA高速SerDes接口的集成测试系统及方法

技术领域

本发明涉及FPGA测试治具技术领域，尤其涉及一种FPGA高速SerDes接口的集成测试系统及方法。

背景技术

SerDes 是串行器（serializer）/解串器（deserializer）的简称， SerDes 技术是将低速并行数据信号转换成高速串行数据信号，以及将高速串行数据信号转换为低速并行信号从而实现数据的高速传输。

目前，因其有着高传输速率和低成本的特点，SerDes 技术已经成为一种常用的重要串行通信方式，其中，SerDes技术已经被广泛的应用在I/O通信领域，SRIO、RapidIO和PCI-Express等高速接口的物理层也都使用了SerDes接口。而随着SerDes技术的快速发展，基于SerDes技术的高速串口正在逐渐成为一种芯片业通用的标准I/O接口，目前，在众多中、高档FPGA芯片中，通常都集成了高速SerDes通道，用于支持各种高速串口通信。

为保证FPGA芯片的功能性，FPGA芯片流片回来后需对其进行性能和功能的全覆盖测试。芯片的测试往往有多种方案，例如搭建电路板连接示波器测试，使用专业的自动测试仪ATE 进行测试，或者利用FPGA 与芯片连接测试等等。目前，业内对FPGA片内常规资源（CLB、BRAM、DSP、IO等）的功能测试通常采用常规的ATE测试方法进行，但是，该种测试方法的测试机台费用昂贵，成本较高，通常适用于批量化、规模化测试，用时，由于ATE测试设备主要用于进行功能测试，其性能参数不能够满足覆盖SerDes接口参数的全频率段的测试需求。在芯片试制摸底阶段，ATE测试并不能够满足高速SerDes模块快速摸底测试的需求，若此阶段采用分离专项测试仪器进行摸底测试，可以对SerDes接口进行全频段的测试，但是，采用分离仪器测试却存在测试时间过长、测试成本过高等一系列问题。

随着FPGA芯片的集成度越来越高，通信速率越来越高，高速SerDes接口测试所需要的测试设备性能要求也越来越高，测试时长也越来越长，因此，如何能够通过一套通用的测试仪器快速实现对FPGA芯片的高速SerDes接口的性能测试，成为目前FPGA芯片测试中亟待解决的问题。

发明内容

本发明的目的是提供一种FPGA高速SerDes接口的集成测试系统及方法，能够实现对SerDes接口参数的全覆盖测试，且使用方便便捷，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片SERDES接口的测试效率。

本发明采用的技术方案为：

一种FPGA高速SerDes接口的集成测试系统，包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，中央处理模块第一通讯端连接交换机，交换机测试信号输出端通过测试仪器模块连接SerDes接口测试PCB，交换机电源信号输出端通过数字程控电源连接SerDes接口测试PCB，中央处理模块第二通讯端连接SerDes接口测试PCB，码型发生器向SerDes接口测试PCB和测试仪器模块发送参考时钟信号；

所述SerDes接口测试PCB上设有用于装载待测试FPGA芯片的FPGA测试夹具、用于下载测试用例的JTAG下载模块、用于连接测试仪器模块的多个SerDes通道接口、用于接入参考时钟信号的参考时钟接口、用于接入数字程控电源的电源接口和用于连接中央处理模块的通讯接口。

进一步地，所述测试仪器模块包括频谱仪、示波器、误码仪和矢量网络测试仪，频谱仪、示波器和误码仪分别通过开关矩阵模块连接对应的SerDes通道接口，矢量网络测试仪直接连接对应的SerDes通道接口，码型发生器向SerDes接口测试PCB和误码仪发送同源参考时钟信号。

进一步地，所述测试仪器模块和SerDes接口测试PCB的数量均至少为一个。

进一步地，所述SerDes接口测试PCB采用十六层基材PCB。

进一步地，所述SerDes通道接口和参考时钟接口均采用板载SMA连接器，板载SMA连接器分别与待测FPGA芯片引出的TX、RX差分线对连接。

进一步地，所述电源接口为防反差安全接头。

进一步地，所述通讯接口包括下载接口和上传接口，下载接口和上传接口均采用USB接口JTAG下载模块通过下载接口连接中央处理模块。

本发明还公开了一种FPGA高速SerDes接口的集成测试方法，包括以下步骤：

A、系统初始化：中央处理模块自身初始化，并发送查询命令进行测试仪器模块中各个测试仪器的初始化；

B、根据测试项目选定测试仪器，选定的测试仪器与待测FPGA芯片SerDes之间连通；

C、对选定的测试仪器进行初始化设置；

D、通过通讯接口从中央处理模块下载与测试项目对应的测试用例至待测FPGA芯片中，启动测试仪器进行测试；

E、通过通讯接口将测试项目中各个参数的测试结果发送至中央处理模块，中央处理模块将测试结果与测试信息进行关联并存储；测试信息包括FPGA芯片型号、测试起止时间和测试项目。

进一步地，所述步骤E中测试项目的参数包括：

当选定的测试仪器为频谱仪时，测试项目的参数包括TX接口和RX接口的PLL带宽、频域角度对TX信号的功率和信号相噪；

当选定的测试仪器为示波器时，测试项目的参数包括TX参数、发送信号幅度、发送信号频率、发送信号的发送抖动和发送信号的信号摆率；

当选定的测试仪器为误码仪时，测试项目的参数为RX通道参数，RX通道参数包括接收灵敏度、抖动压力容限和接受解码功能；

当选定的测试仪器为矢量网络测试仪时，测试项目的参数包括TX通道和RX通道的差模回波损耗和共模回波损耗。

本发明具有以下有益效果：

（1）通过集成分离的专项测试仪仪器，通过搭载SerDes接口测试PCB硬件平台，在中央处理模块中实现对测试仪器的远程控制和集成，同时，实现对所需参数的测试和记录，并将测试记录在中央处理模块上集中输出，从而实现对SerDes芯片参数的全覆盖测试，通过减少人工测试的干预，减少手动切换，操作的时间，大幅度提高FPGA芯片SerDes接口的测试效率；

（2）通过在中央处理模块上实现系统集成测试，可以对FPGA高速SerDes接口参数进行全功能、全频段的测试，且通过在SerDes接口测试PCB上设置多个SerDes通道接口，使本发明具有高度的可扩展性和灵活性，并能够通过搭积木的方式，搭建多个网段的小型化集成系统，并行的实现对多块FPGA芯片高速SerDes接口的功能、性能参数的同时测试和记录。

附图说明

图1为本发明中集成测试系统的结构框图；

图2为本发明中集成测试方法的流程图。

具体实施方式

本发明公开了一种FPGA高速SerDes接口的集成测试系统及方法。

测试系统包括1.包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，中央处理模块第一通讯端连接交换机，交换机测试信号输出端通过测试仪器模块连接SerDes接口测试PCB，交换机电源信号输出端通过数字程控电源连接SerDes接口测试PCB，中央处理模块第二通讯端连接SerDes接口测试PCB，码型发生器向SerDes接口测试PCB和测试仪器模块发送参考时钟信号；

所述SerDes接口测试PCB上设有用于装载待测试FPGA芯片的FPGA测试夹具、用于下载测试用例的JTAG下载模块、用于连接测试仪器模块的多个SerDes通道接口、用于接入参考时钟信号的参考时钟接口、用于接入数字程控电源的电源接口和用于连接中央处理模块的通讯接口。

测试方法包括以下步骤：

A、系统初始化：中央处理模块自身初始化，并发送查询命令进行测试仪器模块中各个测试仪器的初始化；

B、根据测试项目选定测试仪器，选定的测试仪器与待测FPGA芯片SerDes之间连通；

C、对选定的测试仪器进行初始化设置；

D、通过通讯接口从中央处理模块下载与测试项目对应的测试用例至待测FPGA芯片中，启动测试仪器进行测试；

E、通过通讯接口将测试项目中各个参数的测试结果发送至中央处理模块，中央处理模块将测试结果与测试信息进行关联并存储；测试信息包括FPGA芯片型号、测试起止时间和测试项目。

为了更好地理解本发明，下面结合附图对本发明的技术方案做进一步说明。

如图1所示，本发明包括一种FPGA高速SerDes接口的集成测试系统，包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB；测试仪器模块和SerDes接口测试PCB的数量均至少为一个。

测试仪器模块数量至少为一个，每个测试仪器模块包括多个测试仪器，测试仪器种类和数量根据测试参数需要设定，本实施例中优选测试仪器模块包括频谱仪、示波器、误码仪和矢量网络测试仪；

SerDes接口测试PCB上设有用于装载待测试FPGA芯片的FPGA测试夹具、用于下载测试用例的JTAG下载模块、用于连接测试仪器模块的多个SerDes通道接口、用于接入参考时钟信号的参考时钟接口、用于接入数字程控电源的电源接口和用于连接中央处理模块的通讯接口。

中央处理模块第一通讯端连接交换机，中央处理模块第二通讯端连接通讯接口，交换机测试信号输出端分别连接频谱仪、示波器、误码仪、矢量网络测试仪、码型发生器和数字程控电源，频谱仪、示波器和误码仪分别通过开关矩阵模块连接对应的SerDes通道接口，开关矩阵模块实现了SerDes接口测试PCB的通信接口与各种测试仪器之间的连接切换，矢量网络测试仪连接对应的SerDes通道接口；数字程控电源连接电源接口；码型发生器分别连接参考时钟接口和误码仪，进而向SerDes接口测试PCB和误码仪发送同源的参考时钟信号。

本实施例中，测试仪器、开关矩阵模块与SerDes接口测试PCB之间的连接均采用SMA低损耗差分同轴线缆进行连接，中央处理模块与交换机之间的通信接口及测试仪器上的通信接口采用RJ-45线缆进行连接。

中央处理模块优选采用研华科技的工控机，原因在于芯片测试是一个需要长期不断电的测试过程，控制系统硬件稳定性是一个非常关键的整、部件。

交换机优选采用型号为TL-SF1016D的TP-LINK 16口交换机，通过将中央处理模块与测试仪器组网，实现中央处理模块对整个测试系统的可编程控制。

示波器型号优选采用视德科技DSO91204A，实现对TX参数的测试，通过编程实现对发送信号幅度，频率，发送抖动，信号摆率等参数的测试。

频谱仪型号优选采用中电科四十一所AV4051C，实现对TX、RX中PLL带宽测试，实现频域角度对TX信号的功率，信号相噪的测试。

开关矩阵模块实现了SerDes接口测试PCB的通信接口与各种测试仪器之间的连接切换，从而实现测试仪器与SerDes测试PCB 的TX、RX的测试连接通道，开关矩阵模块与测试PCB之间，开关矩阵模块与测试仪器之间均采用双端的SMA 同轴连接线缆连接。

矢量网络测试仪优选采用8720ES等型号，实现对TX、RX通道的差模、共模回波损耗测试。

SerDes接口测试PCB优选采用十六层低损耗基材PCB；SerDes通道接口和参考时钟接口均采用板载SMA连接器，板载SMA连接器分别与待测FPGA芯片引出的TX、RX差分线对连接； 电源接口为防反差安全接头，通讯接口包括下载接口和上传接口，下载接口和上传接口均采用USB接口，JTAG下载模块通过下载接口与中央处理模块连接，进而将测试程序等软件部分下载至待测FPGA芯片中。

码型发生器优选采用视德科技81134A等型号，提供测试PCB、误码仪所需要的参考时钟，为整个系统提供同源时钟。

误码仪优选采用泰克公司BSX240等型号，实现RX通道的测试。误码仪产生测试所需要的各种测试码型，通过TX通道模块发送给FPGA芯片，在FPGA内部通过逻辑电路实现PCS层的数据环回，然后通过FPGA芯片的TX通道发送给误码仪，通过改变误码仪的输出电平大小、偏移，输出信号的时钟抖动大小，输出PRBS、特定测试码型等参数实现对SERDES通信模块的RX通道模块的接收灵敏度，抖动压力容限，接收解码功能等方面的测试。

数字程控电源优选采用E3631A等型号，为整个系统提供SerDes接口测试PCB所需要的各种电源，包括1.2V，1.0V，3.3V，2.5V等。

本发明的目的是快捷、方便、低成本的实现FPGA高速SerDes接口的功能、性能参数全频段测试，如：RX、TX的最大数据传输速率、回波损耗测试，抖动大小，压力测试、发送幅度、接受灵敏度等物理性能参数测试，解决了ATE测试机台不能够实现FPGA高速SerDes接口性能全频段测试的问题，采用在中央处理模块上编程的方式实现对专项分离测试仪器的远程控制操作，解决了使用分离测试仪器手动测试时由于需要人为切换仪器接口，重复设置测试仪器测试参数而导致的工作效率低下问题。

本发明还公开了一种基于上述集成测试系统的集成测试方法，如图2所示，包括以下步骤：

A、系统初始化：中央处理模块自身初始化，并发送查询命令进行测试仪器模块中各个测试仪器的初始化；

B、根据测试项目选定测试仪器，选定的测试仪器与待测FPGA芯片SerDes之间连通；

C、对选定的测试仪器进行初始化设置；

D、通过通讯接口从中央处理模块下载与测试项目对应的测试用例至待测FPGA芯片中，启动测试仪器进行测试；测试流程根据软件程序设置循环次数，每次轮回完毕将进行测试判决，判决是否循环完毕，是则进入下一步输出结果，否则继续进行测试循环；具体循环设置方法、判决过程等属于现有成熟技术，不属于本发明的技术特征，故在此不再详述；

E、通过通讯接口将测试项目中各个参数的测试结果发送至中央处理模块，中央处理模块将测试结果与测试信息进行关联并存储；测试信息包括FPGA芯片型号、测试起止时间和测试项目。

步骤E中测试项目中的待测参数包括：

当选定的测试仪器为频谱仪时，测试项目的参数包括TX接口和RX接口的PLL带宽、频域角度对TX信号的功率和信号相噪；

当选定的测试仪器为示波器时，测试项目的参数包括TX参数、发送信号幅度、发送信号频率、发送信号的发送抖动和发送信号的信号摆率；

当选定的测试仪器为误码仪时，测试项目的参数为RX通道参数，RX通道参数包括接收灵敏度、抖动压力容限和接受解码功能；

当选定的测试仪器为矢量网络测试仪时，测试项目的参数包括TX通道和RX通道的差模回波损耗和共模回波损耗。

本发明通过集成化可编程地使用高性能专项分离测试仪器对FPGA高速SerDes接口进行高速性能测试，如RX、TX的最大数据传输速率、回波损耗测试，抖动测试等物理性能参数测试，解决了ATE测试机台不能够实现FPGA高速SERDES接口性能全频段测试的问题，采用在中央处理模块上编程的方式，实现对分离测试仪器的远程控制操作，解决了使用分离测试仪器手动测试时由于需要人为切换仪器接口，重复设置测试仪器测试参数而导致的工作效率低下问题；

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (9)

1.一种FPGA高速SerDes接口的集成测试系统，其特征在于：包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，中央处理模块第一通讯端连接交换机，交换机测试信号输出端通过测试仪器模块连接SerDes接口测试PCB，交换机电源信号输出端通过数字程控电源连接SerDes接口测试PCB，中央处理模块第二通讯端连接SerDes接口测试PCB，码型发生器向SerDes接口测试PCB和测试仪器模块发送参考时钟信号；

所述SerDes接口测试PCB上设有用于装载待测试FPGA芯片的FPGA测试夹具、用于下载测试用例的JTAG下载模块、用于连接测试仪器模块的多个SerDes通道接口、用于接入参考时钟信号的参考时钟接口、用于接入数字程控电源的电源接口和用于连接中央处理模块的通讯接口。

2.根据权利要求1所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述测试仪器模块包括频谱仪、示波器、误码仪和矢量网络测试仪，频谱仪、示波器和误码仪分别通过开关矩阵模块连接对应的SerDes通道接口，矢量网络测试仪直接连接对应的SerDes通道接口，码型发生器向SerDes接口测试PCB和误码仪发送同源参考时钟信号。

3.根据权利要求2所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述测试仪器模块和SerDes接口测试PCB的数量均至少为一个。

4.根据权利要求2所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述SerDes接口测试PCB采用十六层基材PCB。

5.根据权利要求2所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述SerDes通道接口和参考时钟接口均采用板载SMA连接器，板载SMA连接器分别与待测FPGA芯片引出的TX、RX差分线对连接。

6.根据权利要求2所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述电源接口为防反差安全接头。

7.根据权利要求2所述的FPGA高速SerDes接口的集成测试系统，其特征在于：所述通讯接口包括下载接口和上传接口，下载接口和上传接口均采用USB接口JTAG下载模块通过下载接口连接中央处理模块。

8.一种基于权利要求2所述的FPGA高速SerDes接口的集成测试系统的测试方法，其特征在于：包括以下步骤：

A、系统初始化：中央处理模块自身初始化，并发送查询命令进行测试仪器模块中各个测试仪器的初始化；

B、根据测试项目选定测试仪器，选定的测试仪器与待测FPGA芯片SerDes之间连通；

C、对选定的测试仪器进行初始化设置；

D、通过通讯接口从中央处理模块下载与测试项目对应的测试用例至待测FPGA芯片中，启动测试仪器进行测试；

E、通过通讯接口将测试项目中各个参数的测试结果发送至中央处理模块，中央处理模块将测试结果与测试信息进行关联并存储；测试信息包括FPGA芯片型号、测试起止时间和测试项目。

9.根据权利要求8所述的FPGA高速SerDes接口的集成测试方法，其特征在于：所述步骤E中测试项目的参数包括：

当选定的测试仪器为频谱仪时，测试项目的参数包括TX接口和RX接口的PLL带宽、频域角度对TX信号的功率和信号相噪；

当选定的测试仪器为示波器时，测试项目的参数包括TX参数、发送信号幅度、发送信号频率、发送信号的发送抖动和发送信号的信号摆率；

当选定的测试仪器为误码仪时，测试项目的参数为RX通道参数，RX通道参数包括接收灵敏度、抖动压力容限和接受解码功能；

当选定的测试仪器为矢量网络测试仪时，测试项目的参数包括TX通道和RX通道的差模回波损耗和共模回波损耗。