CN103532618A - 光模块误码测试装置及方法 - Google Patents

Abstract

本发明涉及一种光模块误码测试装置及方法，包括两块RRU数字中频盘，分别记为RRUA和RRUB，所述数字中频盘包括光电转换模块、CPU模块、FPGA处理模块、Serdes模块和CLOCK模块，CPU模块与FPGA处理模块和上位PC机分别连接，FPGA处理模块、Serdes模块和光电转换模块依次连接，CLOCK模块与CPU模块、Serdes模块和FPGA处理模块分别相连，其中光电转换模块为待测的光模块，RRUA和RRUB的光电转换模块通过光纤相连接。本发明相对于利用误码测试仪测试误码而言，更接近工程应用，测试结果更加可靠，解决了RRU在不需要BBU配合也能进行光模块选型的问题，此外还具有通用性强，架构实现简单，资源少、成本低的特点，有利于提高系统在实际应用中的稳定性及可靠性。

Description

光模块误码测试装置及方法

技术领域

本发明涉及通信技术领域，尤其是涉及一种光模块误码测试的装置及方法。

背景技术

随着通信技术的发展和市场竞争的日趋激烈，各运营商对设备的性能提出了越来越高的要求，除了要求软硬件支持平滑升级、兼容性强、成本低廉、绿色环保等外，还要保证产品功能的稳定可靠，误码率是衡量通信系统质量的一个重要指标。

在分布式基站系统中，RRU（Remote Radio Unit，远端射频单元）的作用主要是完成从基带载波数据到射频信号的调制，以及从射频信号到基带载波数据的解调，RRU通过SFP( SMALL  FORM  PLUGGABLE) 光模块实现与BBU（Base Band Unit，基带单元）的通信。SFP 光模块可支持可热拔插等功能, 在现在的光通信产品中, SFP 光模块越来越得到青睐, 已经得到普遍使用。

由于LTE（Long Term Evolution，长期演进）设备中，BBU与RRU间的通信速率越来越高，这就对LTE设备在通信中信号完整性提出了更高的要求，而光模块直接影响着系统，在众多的光模块产品中，选择适合系统的光模块是保证产品功能的稳定可靠的前提。

作为光模块厂商，光模块的误码测试一般是通过误码测试仪完成，由于这种测试只是对SFP光模块在相对独立的环境下进行，没有进入到实际的应用中进行测试，而且光模块的通信速率在逐步提高，因此在实际的工程应用中容易出现接口的不匹配，在实际工程应用中出现问题，不满足通信协议中对误码率的要求，所以在选用光模块的同时，必须对光模块的质量进行检测，测试其误码率，以保证产品稳定性和可靠性。

由此可见，需要一种新的光模块误码测试装置。

发明内容

本发明的目的是为了克服传统方法存在的缺陷，以保证数据传输的稳定性及可靠性为核心，提供了一种通用性强、架构实现简单、有利于系统稳定性的光模块误码测试的装置和方法，实现了误码的测试与统计。

本发明的技术方案为一种光模块误码测试装置，包括两块RRU数字中频盘，分别记为RRUA和RRUB，所述数字中频盘包括光电转换模块、CPU模块、FPGA处理模块、Serdes模块和CLOCK模块，CPU模块与FPGA处理模块和上位PC机分别连接，FPGA处理模块、Serdes模块和光电转换模块依次连接，CLOCK模块与CPU模块、Serdes模块和FPGA处理模块分别相连，其中光电转换模块为待测的光模块，RRUA和RRUB的光电转换模块通过光纤相连接；

所述CPU模块，用于支持系统控制和信息交互，包括配置FPGA处理模块和时钟模块，以及接受上位PC机的监控；

所述FPGA处理模块，用于产生和对比数据；

所述Serdes模块，用于完成数据的串并转换，同时改变数据的速率；

所述时钟模块，用于向CPU模块、FPGA处理模块和Serdes模块提供时钟。

而且，所述RRUB设于温箱中。

而且，所述CPU模块通过配置FPGA处理模块和时钟模块的寄存器使FPGA处理模块、Serdes模块和时钟模块根据配置信息正常工作，同时根据上位PC机的监控命令完成信息的打印、程序烧录和调试指令的键入。

而且，所述FPGA处理模块包括测试数发送模块、数据比对校验模块和信息保存寄存器，

所述测试数发送模块，用于产生数据，所述数据为递增数，

所述数据比对校验模块，用于比对递增数，检测低速口误码；

所述的寄存器，用于完成FPGA处理模块的配置，同步两个RRU数字中频盘以及在完成比对误码后误码个数的统计。

而且，所述Serdes模块包括数据串并转换模块和时钟恢复模块，

所述数据串并转换模块，用于实现数据的串并转换，并且完成高速口误码的比对校验；

RRUB中的时钟恢复模块，用于从高速数据中恢复时钟，作为RRUB的参考时钟源。

而且，所述时钟模块给FPGA处理模块和Serdes模块提供正常工作的时钟信号，RRUA采用外部参考源或晶振作为参考时钟，RRUB采用时钟恢复模块恢复的时钟作为参考时钟。

本发明还提供基于以上光模块误码测试装置实现的光模块误码测试方法，两块RRU数字中频盘各为一端，某一端RRU数字中频盘的FPGA处理模块发送n个相同低速速率的串行的数据给Serdes模块，每个数据都为递增数，Serdes模块把这n个串行的数据转换为并行的高速数据，经光电转换模块把电信号转变为光信号传输；同时另一端RRU的光电转换模块接收光信号，将光信号转换为电信号给Serdes模块接收，Serdes模块进行数据码型的检测，判断高速口是否产生误码，并转换高速数据得到n个相同低速速率的串行数据给FPGA处理模块，FPGA处理模块进行数据的比对校验并进行低速口的误码统计。

而且，n的取值为1或2或3或4。

而且，通过控制温箱做反复性的温循测试，验证光模块性能。

相对于利用误码测试仪测试误码而言，本发明的技术方案更接近LTE工程应用，测试结果更加可靠，解决了RRU在不需要BBU配合也能进行光模块选型的问题，此外还具有通用性强，架构实现简单，资源少、成本低的特点，有利于提高系统在实际应用中的稳定性及可靠性。本发明通过配置可支持实现不同通信速率的光模块的误码率的测试，使用灵活方便。

附图说明

图1为本发明实施例的测试链路图。

图2为本发明实施例系统的时钟框图。

图3为本发明实施例误码测试的数据流程图。

图4为本发明实施例数据产生及串并转换流程图。

具体实施方式   

下面结合附图及实施例对本发明作进一步说明。

如图1所示，本发明实施例以RRU为基础测试光模块误码，所述的光模块误码测试的装置，主要由2块RRU数字中频盘组成，分别标记为RRUA和RRUB，所述的RRUA和RRUB同时进行数据的发送和接收，同时完成数据的误码比对。考虑工程应用，在测试的过程中，RRUB可置于高低温箱中，设定需要的温度的范围，在高温保持一定时间后，降温至低温，保持一定时间后再升温，做反复性的温循测试，验证光模块性能。一般温度的测试范围为-40度到80度，即可满足工业级的范围。

    所述RRUA和RRUB可基于现有RRU系统中的数据处理部分实现，分别由以下几个部分构成：CPU模块、FPGA处理模块、Serdes（串行器/解串器）模块、和时钟模块（CLOCK）。CPU模块与FPGA处理模块和外设的上位PC机分别连接，FPGA处理模块、Serdes模块和光电转换模块依次连接，CLOCK模块与CPU模块、Serdes模块和FPGA处理模块分别相连。    Serdes模块与光电转换模块连接的一侧为高速侧，即高速口（图3中高速接口），与FPGA处理模块连接的一侧为低速侧，即低速口（图3中低速接口）。

RRUA和RRUB之间通过光电转换模块相连接，具体来说，通过光电转换模块和光纤，两块RRU数字中频盘的Serdes模块相连。RRUA和RRUB同时进行数据的发送和接收，同时完成数据的误码比对。

对每个模块分别而言：

所述光电转换模块为分布式基站系统选用的光模块，即待测模块，用于完成信号的光电转换，实现设备的光纤连接；具体实施时，组建分布式基站系统时可根据温度环境的不同，选择工业级或商业级的光模块。

所述CPU模块，与FPGA处理模块、时钟模块以及PC机分别相连，实现对系统的控制和信息的交互。CPU模块可基于现有CPU芯片实现，CPU模块负责通过配置FPGA处理模块和时钟模块的寄存器使FPGA处理模块、Serdes模块和时钟模块根据配置信息正常工作，同时完成信息的打印、程序烧录和调试指令的键入，实现上位机的监控。CPU模块与PC机的连接可通过以太网或串口RS232。CPU模块可连接Flash以用于程序放置。配置信息一般包括对FPGA处理模块实现程序的加载和同步及发递增数的配置，以及针对FPGA处理模块和时钟模块实现芯片中寄存器地址的数据配置，使之正常工作。

所述FPGA处理模块，与CPU模块、时钟模块以及Serdes模块分别相连，完成数据的产生发送和校验比对。实施例的FPGA处理模块基于可编程逻辑器件FPGA实现，可包括测试数发送模块、数据比对校验模块和信息保存的寄存器，

测试数发送模块，用于产生n个相同低速速率的递增数；

数据比对校验模块，用于比对n个相同低速速率的递增数，检测低速口误码；

寄存器，用于完成FPGA处理模块的配置，同步两个RRU数字中频盘以及在完成比对误码后误码个数的统计。

所述Serdes模块，与FPGA处理模块和光模块、时钟模块分别相连，完成数据的串并转换，同时改变数据的速率。实施例的Serdes模块包括数据串并转换模块和时钟恢复模块，

数据串并转换模块，用于数据的串并转换，并且完成高速口误码的比对校验；

时钟恢复模块，用于从并行的高速数据信号中恢复时钟，作为RRUB的参考时钟源。

所述时钟模块（Clock），与CPU模块、Serdes模块和FPGA处理模块分别相连，同时提供系统正常工作所需求的时钟。时钟模块给CPU模块、Serdes模块和FPGA处理模块提供正常工作的时钟信号，RRUA采用外部时钟源或晶振作为参考时钟Ref CLK，RRUB则从数据中恢复时钟用于正常工作。时钟模块的寄存器是时钟芯片实现正常工作所需要的操作接口，控制器通过SPI接口实现对寄存器的写入和读取，保证芯片正常工作。

装置工作原理为：CPU模块负责通过配置FPGA处理模块和时钟模块的寄存器使FPGA处理模块、Serdes模块和时钟模块根据配置信息正常工作，程序加载完成后，通过写入FPGA处理模块的寄存器完成发数并实现RRUA和RRUB之间的同步，同时实现与上位机信息的交互，打印在误码测试平台工作时系统的状态，对于低速口FPGA侧的误码，统计误码出现的次数实现不断的累加，对于高速口Serdes侧的误码，实时的监控误码的状态，不进行次数的叠加，只反应当前的误码的状态。程序加载一般包括CPU的boot文件的加载，CPU和FPGA的应用程序的加载。系统软件进行升级通过网口实现，程序放置于flash芯片中，系统加载的时候，从flash中读取，并完成向目的芯片配置信息的写入。

具体实施时，可以更改配置信息实现光口速率的选择，例如在发数的设置上，可以更改发数的选择，包括发数速率或发数的个数。发数n最少可以为1，最多一般为4个。实施例以n=4为例进行说明。

其中，数据的发送和接收、误码比对的过程为，装置一端RRU的FPGA处理模块发送4个相同低速速率的串行数据给Serdes模块，每个数据都为递增数，Serdes模块把这4个并行的数据转换为串行的递增数，经光模块把电信号转变为光信号传输，同时另一端RRU的光模块接收光信号，将其转换为电信号给Serdes模块接收，Serdes模块进行数据码型的检测，判断高速口是否产生误码，并转换为4个相同低速速率的并行数据给FPGA处理模块，FPGA处理模块进行数据的比对校验。由串口监控高速口和低速口的误码信息并打印，可通过RS232串口通信实现在上位PC机上打印信息。高速口误码比对的监测实时进行，动态的反映高速口的工作情况，高速口误码个数采用叠加计数，进行误码统计。

如图2所示，实施例的时钟模块分别为各个模块提供工作时钟。时钟模块时钟的产生分为两部分组成：

所述第一部分为时钟晶振产生，包括时钟晶振1和时钟晶振2。时钟晶振1提供给CPU模块，使CPU正常工作，同时经过CPU内部的数字锁相环，产生一个同步时钟给FPGA处理模块，用于CPU配置FPGA参数同时实现与FPGA之间信息的交互，时钟晶振2可作为RRUA的时钟芯片的参考时钟。

所述第二部分为具有双锁相环的时钟芯片产生，得到Serdes模块的工作时钟和FPGA模块的工作时钟。时钟芯片有两个参考时钟接口：接口1和接口2。具有双锁相环的时钟芯片为现有技术产品，通过配置芯片的寄存器使正常工作。对于RRUA，时钟芯片的参考时钟选用接口1，接口1的参考时钟有两种方式可以提供，第一种方式：选用板外的时钟参考源（即图中外部参考源），第二种方式：用时钟晶振2。时钟参考源的选用方式由CPU对时钟选择开关进行控制，通过时钟选择开关在接口1和接口2之间切换。对于RRUB，时钟芯片的参考时钟选用接口2，接口2的参考时钟为Serdes模块从下行的信号中恢复。

如图3和图4所示，实施例基于装置中RRUB和RRUA分别的FPGA处理模块和Serdes模块完成数据的处理及误码的比对：

所述装置的数据链路记为上行数据链路（数据由RRUB到RRUA）和下行数据链路（数据由RRUA到RRUB），两条数据链路处理数据的方法一致。 

所述装置的下行数据链路方向，对于作为发送端的RRUA，CPU串口键入发数和同步命令，发数是指使FPGA发递增数，同步命令用于实现2块RRU之间的同步，可根据LTE的IR协议使用K码实现。FPGA处理模块内部，产生8个9bit的数据S1到S8，其中第一个bit为LTE中IR协议使用的K码位置，后面的8bit为数据，经FPGA进行排序，S5和S1、S6和S2、S7和S3、S8和S4分别组成18bit的数据，S1到S4为所得18bit数据的bit0到bit8，如图中Data_In0_in[8:0]，S5到S8为所得18bit的数据的bit9到bit17，如图中Data_In0_in[17:9]；组成的18bit数据除去两个K码所使用的位置，另16bit是递增的，以相同的速率把这4个18bit数据发送到Serdes模块，Serdes模块对在其低速(LS) 侧数据输入端上提供的8B/10B 编码数据流实施4:1 串行化，经过串行化处理的8B/10B 编码数据在高速(HS) 侧输出端上提供，经此，数据转变为4倍于低速速率的高速串行数据，经SFP光模块和光纤的传输，RRUB的SFP光模块接收并转化为电信号。对于作为接收端的RRUB，Serdes模块接收到数据后，对在其高速(HS) 侧数据输入端上提供的8B/10B 编码数据流实施1:4 解串化，经过解串化处理的8B/10B 编码数据在低速侧输出端上提供，此时，Serdes模块输出的为由S5和S1、S6和S2、S7和S3、S8和S4组成18bit的相同低速速率的并行数据，在接收端的Serdes模块内部，进行数据码型的检测，判断高速口是否产生误码，转化为4个低速速率的18bit数据传输到FPGA处理模块，FPGA处理模块比对这些递增数据是否和RRUA的FPGA处理模块发送的一致，实现低速口的误码的比对。具体进行数据码型的检测、判断高速口是否产生误码可采用现有技术实现，本发明不予赘述。高速口的误码的比对的监测实时进行，动态的反映高速口的工作情况，低速口的误码比对的监控为累计进行，不断的记录误码出现的个数。

所述装置的上行数据链路方向，数据处理方式和下行链路一致，本发明不予赘述。

本发明的上述实例仅仅为说明本发明的方法实现，任何熟悉该技术的人在本发明所揭露的技术范围内，都可轻易想到其变化和替换，因此本发明保护范围都应涵盖在由权利要求书所限定的保护范围之内。

Claims (9)

1.一种光模块误码测试装置，其特征在于：包括两块RRU数字中频盘，分别记为RRUA和RRUB，所述数字中频盘包括光电转换模块、CPU模块、FPGA处理模块、Serdes模块和CLOCK模块，CPU模块与FPGA处理模块和上位PC机分别连接，FPGA处理模块、Serdes模块和光电转换模块依次连接，CLOCK模块与CPU模块、Serdes模块和FPGA处理模块分别相连，其中光电转换模块为待测的光模块，RRUA和RRUB的光电转换模块通过光纤相连接；

所述CPU模块，用于支持系统控制和信息交互，包括配置FPGA处理模块和时钟模块，以及接受上位PC机的监控；

所述FPGA处理模块，用于产生和对比数据；

所述Serdes模块，用于完成数据的串并转换，同时改变数据的速率；

所述时钟模块，用于向CPU模块、FPGA处理模块和Serdes模块提供时钟。

2.根据权利要求1所述的光模块误码测试装置，其特征在于：所述RRUB设于温箱中。

3.根据权利要求2所述的光模块误码测试装置，其特征在于：所述CPU模块通过配置FPGA处理模块和时钟模块的寄存器使FPGA处理模块、Serdes模块和时钟模块根据配置信息正常工作，同时根据上位PC机的监控命令完成信息的打印、程序烧录和调试指令的键入。

4.根据权利要求3所述的光模块误码测试装置，其特征在于：所述FPGA处理模块包括测试数发送模块、数据比对校验模块和信息保存寄存器，

所述测试数发送模块，用于产生数据，所述数据为递增数，

所述数据比对校验模块，用于比对递增数，检测低速口误码；

所述的寄存器，用于完成FPGA处理模块的配置，同步两个RRU数字中频盘以及在完成比对误码后误码个数的统计。

5.根据权利要求4所述的光模块误码测试装置，其特征在于：所述Serdes模块包括数据串并转换模块和时钟恢复模块，

所述数据串并转换模块，用于实现数据的串并转换，并且完成高速口误码的比对校验；

RRUB中的时钟恢复模块，用于从高速数据中恢复时钟，作为RRUB的参考时钟源。

6.根据权利要求5所述的光模块误码测试装置，其特征在于：所述时钟模块给FPGA处理模块和Serdes模块提供正常工作的时钟信号，RRUA采用外部参考源或晶振作为参考时钟，RRUB采用时钟恢复模块恢复的时钟作为参考时钟。

7.一种采用权利要求1或2或3或4或5或6所述光模块误码测试装置实现的光模块误码测试方法，其特征在于：两块RRU数字中频盘各为一端，某一端RRU数字中频盘的FPGA处理模块发送n个相同低速速率的并行的数据给Serdes模块，每个数据都为递增数，Serdes模块把这n个并行的数据转换为串行的高速数据，经光电转换模块把电信号转变为光信号传输；同时另一端RRU的光电转换模块接收光信号，将光信号转换为电信号给Serdes模块接收，Serdes模块进行数据码型的检测，判断高速口是否产生误码，并转换高速数据得到n个相同低速速率的并行数据给FPGA处理模块，FPGA处理模块进行数据的比对校验并进行低速口的误码统计。

8.根据权利要求7所述的光模块误码测试方法，其特征在于：n的取值为1或2或3或4。

9.根据权利要求7所述的光模块误码测试方法，其特征在于：通过控制温箱做反复性的温循测试，验证光模块性能。

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