CN109709472B - 一种fpga配置电路cfg的测试系统和测试方法 - Google Patents

Abstract

本发明公开了一种FPGA配置电路CFG的测试系统和测试方法，测试系统包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内，测试方法依次包括选定配置控制器、码型发生器向测试FPGA和待测FPGA芯片提供时钟信号、下载测试向量并输出测试bits、待测FPGA芯片下载测试bits进行测试、测试结果与测试信息进行关联并存储；本发明实现对FPGA配置电路CFG性能的全方面、高性能测试，且集成度高，灵活性高，使用方便，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片配置电路CFG的测试效率。

Description

一种FPGA配置电路CFG的测试系统和测试方法

技术领域

本发明涉及FPGA测试治具技术领域，尤其涉及一种FPGA配置电路CFG的测试系统和测试方法。

背景技术

FPGA配置电路CFG，实现了对FPGA内部模块电路的配置，使得FPGA内部标准模块可以按照用户设计进行工作，配置电路CFG一方面要完成从PC上把bit文件下载到FPGA或存储器的任务，另一方面则要完成FPGA上电启动时加载配置数据的任务，因此，FPGA的配置电路是FPGA芯片设计的关键所在。FPGA芯片中最先启动的数字电路就是配置电路CFG，只有配置电路CFG正常的工作，才能保证FPGA芯片的正常运转。

FPGA配置可工作于多种方式下，如JTAG配置、主并配置、从并配置、主串配置、从串配置等多种方式。当FPGA工作在并行方式配置时候，其宽度可以设置，故配置电路CFG的测试必须全面覆盖这些功能和性能。

为保证FPGA芯片的功能性，FPGA芯片流片回来后需对其进行性能和功能的全覆盖测试。芯片的测试是FPGA芯片设计、生产中相当重要的环节，目前，芯片的测试往往有多种方案，例如搭建电路板使用各种测试仪器进行测试，使用专业的自动测试仪ATE 进行测试，或者利用第三方FPGA 与待测试FPGA 芯片连接，灌注测试向量进行测试，或者在各种不同的应用环境中进行应用测试等各种不同的手段。

通常批量FPGA片内电路测试都采用ATE方式进行测试，如：CFG、CLB、BRAM、DSP、IO等模块电路，这也是目前业界量产测试所采用的一种常规测试方法，但这种测试通常所需测试机台费用昂贵，而且上述测试也多是功能性测试，这种测试方式适用于成熟量产的FPGA芯片测试。在FPGA的MPW阶段、初样设计调试跟踪阶段则、后期样片性能抽测阶段使用这种方式则存在调试和设计上的不方便，不方便使用各种专用测试仪器对CFG模块电路的性能进行跟踪测试。

发明内容

本发明的目的是提供一种FPGA配置电路CFG的测试系统和测试方法，能够实现对FPGA配置电路CFG性能的全方面、高性能测试，且集成度高，灵活性高，使用方便，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片配置电路CFG的测试效率。

本发明采用的技术方案为：

一种FPGA配置电路CFG的测试系统，包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，中央处理模块第一通讯端连接交换机第一通讯端，交换机第二通讯端连接CFG测试PCB，交换机第三通讯端连接码型发生器，码型发生器输出端连接CFG测试PCB，交换机第四通讯端连接数字程控电源，数字程控电源为CFG测试PCB供电,中央处理模块第二通讯端连接CFG测试PCB；

所述CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内；测试FPGA下载输入端通过JTAG下载模块连接中央处理模块输出端，测试PCB测试结果输出端连接中央处理模块输入端，测试FPGA第一通讯端连接FPGA测试夹具组内的待测FPGA芯片，测试FPGA第二通讯端连接配置芯片；所述码型发生器分别向测试FPGA和待测FPGA芯片发送参考时钟信号，所述数字程控电源分别向测试FPGA和待测FPGA芯片供电。

进一步地，所述测试FPGA包括以太网接口模块、解帧/成帧模块、数据解析模块、控制器配置模块、测试时长配置模块和记录模块，数据解析模块第一通讯端依次通过解帧/成帧模块和过以太网接口模块连接中央处理模块，数据解析模块第二通讯端连接控制器配置模块，数据解析模块第三通讯端连接测试时长配置模块，数据解析模块第四通讯端连接记录模块。

进一步地，所述控制器配置模块包括JTAG配置控制器、主并配置控制器、从并配置控制器、从串配置控制器和主串配置控制器。

进一步地，所述FPGA测试夹具组数量至少为一个，多个FPGA测试夹具组搭载不同的待测FPGA并行连接在测试FPGA上。

本发明还公开了一种FPGA配置电路CFG的测试方法，包括以下步骤：

A、系统初始化；中央处理模块自身初始化，并发送查询命令检测各测试仪器的初始化状态，从而完成整个系统的初始化过程；

B、根据测试项目选定控制器配置模块的一个配置控制器，对选定的配置控制器进行初始化并启动；

C、中央处理模块发送控制命令，控制码型发生器根据测试需求产生不同速率的时钟信号作为配置电路时钟，该时钟同时提供给测试FPGA和待测FPGA芯片；

D、测试FPGA从中央处理模块下载测试向量并根据选定的配置控制器类型输出对应的测试bits；

E、待测FPGA芯片下载步骤D输出的测试bits进行测试，并发送测试反馈信号至中央处理模块；

F、将测试结果与测试信息进行关联并存储；测试信息包括待测FPGA芯片型号、测试起止时间和测试项目信息。

进一步地，所述步骤D具体包括：

d1：测试向量数据在以太网接口模块中进行网络数据的MAC层数据解析；

d2：经过步骤d1解析后的数据进行以太网数据的成帧和解析；

d3：经过步骤d2解析后的数据在数据解析模块中进行数据及控制命令的分析后，生成测试bits并输出。

本发明具有以下有益效果：

（1）通过使用码型发生器作为时钟源，数字程控电源作为配置电路CFG进行配置时候的可控电源，CFG测试PCB硬件平台，在中央处理模块中实现对测试仪器的远程控制，实现如配置频率扫描、工作电压范围扫描等项目的测试；通过下载不同的测试向量到测试FPGA中，在测试FPGA内部实现各种不同的配置方式，进而对待测FPGA芯片进行全面的配置和测试；中央处理模块能够实现更为全面的参数的测试和记录，并将测试记录和集中输出，从而实现对配置电路CFG的功能、性能参数的全覆盖测试；通过减少人工测试的干预，减少手动切换，操作的时间，大幅度提高待测FPGA芯片中配置电路CFG的测试效率；

（2）通过同一个测试FPGA连接多个FPGA测试夹具组，实现同时搭载多个待测FPGA进行测试，使系统具有高度可扩展性，并能够通过搭积木的方式，实现集成系统，进而并行的实现对多块FPGA芯片CFG电路的功能、性能参数测试和记录。

附图说明

图1为本发明中测试系统的结构框图；

图2为图1中测试FPGA的结构框图；

图3为本发明中测试方法的流程图。

具体实施方式

如图1所示，本发明包括一种FPGA配置电路CFG的测试系统。

测试系统包括中央处理模块、交换机、数字程控电源、码型发生器和CFG测试PCB，中央处理模块第一通讯端连接交换机第一通讯端，交换机第二通讯端连接CFG测试PCB，交换机第三通讯端连接码型发生器，码型发生器输出端连接CFG测试PCB，交换机第四通讯端连接数字程控电源，数字程控电源为CFG测试PCB供电,中央处理模块第二通讯端连接CFG测试PCB；

所述CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内；测试FPGA下载输入端通过JTAG下载模块连接中央处理模块输出端，测试PCB测试结果输出端连接中央处理模块输入端，测试FPGA第一通讯端连接FPGA测试夹具组内的待测FPGA芯片，测试FPGA第二通讯端连接配置芯片；所述码型发生器分别向测试FPGA和待测FPGA芯片发送参考时钟信号，所述数字程控电源分别向测试FPGA和待测FPGA芯片供电。

测试方法包括以下步骤：

A、系统初始化；中央处理模块自身初始化，并发送查询命令检测各测试仪器的初始化状态，从而完成整个系统的初始化过程；

B、根据测试项目选定控制器配置模块的一个配置控制器，对选定的配置控制器进行初始化并启动；

C、中央处理模块发送控制命令，控制码型发生器根据测试需求产生不同速率的时钟信号作为配置电路时钟，该时钟同时提供给测试FPGA和待测FPGA芯片；

D、测试FPGA从中央处理模块下载测试向量并根据选定的配置控制器类型输出对应的测试bits；

E、待测FPGA芯片下载步骤D输出的测试bits进行测试，并发送测试反馈信号至中央处理模块；

F、将测试结果与测试信息进行关联并存储；测试信息包括待测FPGA芯片型号、测试起止时间和测试项目信息。

为了更好地理解本发明，下面结合附图对本发明的技术方案做进一步说明。

本发明公开了一种FPGA配置电路CFG的测试系统，如图1所示, 测试系统包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，中央处理模块优选控制PC，控制PC选用研华科技的工控机，为芯片测试提供一个长期不断电的测试过程，保证其硬件稳定性。

控制PC第一通讯端连接交换机第一通讯端，交换机第二通讯端连接CFG测试PCB，交换机第三通讯端连接码型发生器，码型发生器输出端通过采用SMA低损耗差分同轴线缆连接CFG测试PCB，交换机第四通讯端连接数字程控电源，数字程控电源为CFG测试PCB供电,控制PC第二通讯端连接CFG测试PCB；

CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内；测试FPGA下载输入端通过JTAG下载模块连接控制PC输出端，测试PCB测试结果输出端连接控制PC输入端，测试FPGA第一通讯端通过LAN接口连接FPGA测试夹具组内的待测FPGA芯片，测试FPGA第二通讯端连接配置芯片；码型发生器分别向测试FPGA和待测FPGA芯片发送参考时钟信号，所述数字程控电源分别向测试FPGA和待测FPGA芯片供电。

交换机选择TP-LINK 16口交换机TL-SF1016D，通过将控制PC与测试仪器、CFG测试PCB组网，控制PC从而实现对整个测试系统的可编程实现。

CFG测试PCB优选采用16层低损耗基材PCB，FPGA测试夹具组选用低插损测试夹具。

码型发生器选用视德科技的81134A，提供测试硬件平台所需要的参考时钟，通过软件方式控制配置电路的工作时钟，对工作时钟进行扫描测试，为整个系统提供同源时钟。

码型发生器与测试PCB之间的参考时钟连接采用SMA低损耗差分同轴线缆进行连接；控制PC与数字程控电源、码型发生器之间通信协议采用TCP/IP，接口函数由VISA32库提供，仪器之间通信接口采用双绞线进行连接。在CFG测试PCB的测试FPGA芯片内部实现千兆网络接口，从而实现测试PCB与控制PC间的交互通信。

测试FPGA与控制PC间通过高速SERDES接口实现千兆网络的物理连接，如图2所示，测试FPGA包括以太网接口模块、解帧/成帧模块、数据解析模块、控制器配置模块、测试时长配置模块和记录模块，控制器配置模块包括JTAG配置控制器、主并配置控制器、从并配置控制器、从串配置控制器和主串配置控制器；数据解析模块第一通讯端依次通过解帧/成帧模块和过以太网接口模块连接控制PC，数据解析模块第二通讯端连接控制器配置模块，数据解析模块第三通讯端连接测试时长配置模块，数据解析模块第四通讯端连接记录模块。

在测试FPGA内部实现以太网数据帧的成帧和解析，从而实现测试bits，测试控制命令的下发，测试记录的上传。在测试FPGA内部产生多种控制器，如JTAG，主串，从串，主并，从并等多种配置控制器，从而实现待测试FPGA不同模式的配置。在测试FPGA内部还需实现多种测试结果记录模块，如配置时间，配置后待测试FPGA芯片组工作情况等。

本实施例在使用时被装入可移动式机架，参考时钟采用SMA同轴线缆进行连接，仪器间通信接口通过LAN方式实现，在控制PC上实现系统集成测试，并实现对FPGA芯片配置电路CFG参数的全功能、全性能的测试。

为了实现多个待测FPGA的集成处理，优选FPGA测试夹具组数量至少为一个，多个FPGA测试夹具组搭载不同的待测FPGA并行连接在测试FPGA上。

测试FPGA与控制PC间通过高速SERDES接口实现千兆网络的物理连接，在以太网内部接口电路模块中实现网络数据的MAC层数据解析，在解帧/成帧模块中实现以太网数据帧的成帧和解析，在数据解析模块中实现数据及控制命令的分析，测试记录的封装，从而实现测试bits，测试控制命令的下发，测试记录的上传。在测试FPGA内部产生多种控制器，如JTAG，主串，从串，主并，从并等多种配置控制器，从而实现待测FPGA芯片不同模式的配置。在配置时长测试电路中通过硬件计数方式实现配置时间的测试。在测试结果记录电路中实现对测试结果的记录，如配置后待测试FPGA芯片组工作情况等。

本发明还公开了一种基于上述测试系统的FPGA配置电路CFG的测试方法，如图3所示，测试方法包括以下步骤：

A、系统初始化；中央处理模块自身初始化，并发送查询命令检测各测试仪器的初始化状态，从而完成整个系统的初始化过程。

B、根据测试项目选定控制器配置模块的一个配置控制器，对选定的配置控制器进行初始化并启动。

C、中央处理模块发送控制命令，控制码型发生器根据测试需求产生不同速率的时钟信号作为配置电路时钟，该时钟同时提供给测试FPGA和待测FPGA芯片。

D、测试FPGA从中央处理模块下载测试向量并根据选定的配置控制器类型输出对应的测试bits；具体包括：

d1：测试向量数据在以太网接口模块中进行网络数据的MAC层数据解析；

d2：经过步骤d1解析后的数据进行以太网数据的成帧和解析；

d3：经过步骤d2解析后的数据在数据解析模块中进行数据及控制命令的分析后，生成测试bits并输出；

根据测试需在测试FPGA中实现不同的配置模式，实现了对待测FPGA芯片的配置电路CFG进行各种配置模式下全功能、全性能的测试；。

E、待测FPGA芯片下载步骤D输出的测试bits进行测试，并发送测试反馈信号至中央处理模块；

测试流程根据软件程序设置循环次数，每次轮回完毕将进行测试判决，判决是否循环完毕，是则进入下一步输出结果，否则继续进行测试循环；具体循环设置方法、判决过程等属于现有成熟技术，不属于本发明的技术特征，故在此不再详述。

F、将测试结果与测试信息进行关联并存储；测试信息包括待测FPGA芯片型号、测试起止时间和测试项目信息。

本发明能够快捷，方便，低成本的实现对FPGA芯片配置电路CFG的功能和性能参数全覆盖测试，如：不同的配置模式，配置时钟频率范围，配置电压动态范围，配置时长，配置电路工作正常与否等方面的测试。通过控制PC对码型发生器、数字程控电源的远程控制操作，解决了使用分离测试仪器手动测试时由于需要人为切换仪器接口，重复设置测试仪器测试参数而导致的工作效率低下问题。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (5)

1.一种FPGA配置电路CFG的测试系统，其特征在于：包括中央处理模块、交换机、数字程控电源、码型发生器和CFG测试PCB，中央处理模块第一通讯端连接交换机第一通讯端，交换机第二通讯端连接CFG测试PCB，交换机第三通讯端连接码型发生器，码型发生器输出端连接CFG测试PCB，交换机第四通讯端连接数字程控电源，数字程控电源为CFG测试PCB供电,中央处理模块第二通讯端连接CFG测试PCB；

所述CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内；测试FPGA下载输入端通过JTAG下载模块连接中央处理模块输出端，测试PCB测试结果输出端连接中央处理模块输入端，测试FPGA第一通讯端连接FPGA测试夹具组内的待测FPGA芯片，测试FPGA第二通讯端连接配置芯片；所述码型发生器分别向测试FPGA和待测FPGA芯片发送参考时钟信号，所述数字程控电源分别向测试FPGA和待测FPGA芯片供电；所述测试FPGA包括以太网接口模块、解帧/成帧模块、数据解析模块、控制器配置模块、测试时长配置模块和记录模块，数据解析模块第一通讯端依次通过解帧/成帧模块和以太网接口模块连接中央处理模块，数据解析模块第二通讯端连接控制器配置模块，数据解析模块第三通讯端连接测试时长配置模块，数据解析模块第四通讯端连接记录模块。

2.根据权利要求1所述的FPGA配置电路CFG的测试系统，其特征在于：所述控制器配置模块包括JTAG配置控制器、主并配置控制器、从并配置控制器、从串配置控制器和主串配置控制器。

3.根据权利要求1至2中任一项所述的FPGA配置电路CFG的测试系统，其特征在于：所述FPGA测试夹具组数量至少为一个，FPGA测试夹具组搭载不同的待测FPGA芯片并行连接在测试FPGA上。

4.一种基于权利要求2所述FPGA配置电路CFG的测试系统的测试方法，其特征在于：包括以下步骤：

A、系统初始化；中央处理模块自身初始化，并发送查询命令检测各测试仪器的初始化状态，从而完成整个系统的初始化过程；

B、根据测试项目选定控制器配置模块的一个配置控制器，对选定的配置控制器进行初始化并启动；

C、中央处理模块发送控制命令，控制码型发生器根据测试需求产生不同速率的时钟信号作为配置电路时钟，该时钟同时提供给测试FPGA和待测FPGA芯片；

D、测试FPGA从中央处理模块下载测试向量并根据选定的配置控制器类型输出对应的测试bits；

E、待测FPGA芯片下载步骤D输出的测试bits进行测试，并发送测试反馈信号至中央处理模块；

F、将测试结果与测试信息进行关联并存储；测试信息包括待测FPGA芯片型号、测试起止时间和测试项目信息。

5.根据权利要求4所述的FPGA配置电路CFG的测试系统的测试方法，其特征在于：所述步骤D具体包括：

d1：测试向量数据在以太网接口模块中进行网络数据的MAC层数据解析；

d2：经过步骤d1解析后的数据进行以太网数据的成帧和解析；

d3：经过步骤d2解析后的数据在数据解析模块中进行数据及控制命令的分析后，生成测试bits并输出。

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