CN101923525B - 一种带事件捕获功能的通用目的输入输出电路 - Google Patents

Abstract

本发明提出一种带事件捕获功能的通用目的输入输出GPIO电路，包括：GPIO基本电路模块；和与所述GPIO基本电路模块相连的事件捕获模块，所述事件捕获模块接收通过所述GPIO基本电路模块输入的输入数据，并接收用户指令，以及根据所述用户指令对所述输入数据的边沿进行检测，并根据所述检测结果输出中断信号。本发明扩展了基本GPIO端口的功能，使之具有事件捕获的功能，并且能够检测出GPIO端口上更复杂的信号变化行为。

Description

一种带事件捕获功能的通用目的输入输出电路

技术领域

本发明涉及电子技术领域，特别涉及一种带事件捕获功能的通用目的输入输出(GPIO，General-Purpose Input Output)电路。

背景技术

在嵌入式系统中常常有数量众多，但是结构却相对简单的外部设备和电路，对这些设备，有的需要CPU输出控制信号，有的需要被用作CPU的输入信号。并且，这些设备和电路往往结构和功能都比较简单，不需要使用复杂的输入输出接口规范，例如，外部的数码管，指示灯，以及输入按键等设备，一般只需要一位或几位控制信号，因此在微控制芯片上一般都会提供数量不等的通用目的输入输出(GPIO)端口。

如图1所示，为现有技术中基本GPIO端口电路的结构图。该GPIO端口包括方向寄存器110、设置数据寄存器120、清除数据寄存器130、输入数据寄存器140、输出数据寄存器150、第一输入同步触发器170、第二输入同步触发器160和三态缓冲器180。用户可以通过写0或1到方向寄存器110来决定该GPIO端口被用做输入或输出端口。如果将端口配置为输出，则用户可以通过写输出寄存器150来控制该端口的输出驱动值；如果将端口配置为输入，则用户可以读输入寄存器140来查看输入数据的值。

GPIO端口由方向寄存器110控制其输入输出方向，方向寄存器110的值控制三态缓冲器180，如果方向寄存器110的值为0，则三态缓冲器180使能，输出数据，此时GPIO端口用做输出端口；如果方向寄存器110的值为1，则三态缓冲器180关闭，输出高阻状态，此时GPIO端口用做输入端口。

如果将GPIO端口设置为输出端口，则用户可以写设置数据寄存器120和清除数据寄存器130来控制GPIO端口输出的状态；用户写1到设置数据寄存器120则将输出数据寄存器150的值置为1，输出状态被驱动为高电平，用户写1到清除数据寄存器130则将输出数据寄存器150的值置为0，输出状态被驱动为低电平。如果将GPIO端口设置为输入端口，外部输入的数据首先将经过两个同步触发器(第一输入同步触发器170和第二输入同步触发器160)进行同步，这两个同步触发器均由D触发器构成；输入数据被同步后写入到输入数据寄存器140，用户可以读输入数据寄存器140来查看当前GPIO端口的输入值。值得注意的是，当GPIO端口设置为输出端口时，从三态缓冲器180输出的数据也将会经过两个同步触发器被写入到输入数据寄存器140，此时输入数据寄存器140的值并不代表输入数据，而只是当前输出寄存器经过两个同步触发器延时后的数值；当GPIO端口被设置为输入端口时，因为三态缓冲器180的隔离作用，输出数据寄存器150的值不会对输入数据产生影响。

现有技术存在的缺点是，目前基本GPIO端口的功能有限，不具备事件捕获的功能。

发明内容

本发明的目的旨在解决上述技术缺陷，提出了带事件捕获功能的通用目的输入输出电路。

为达到上述目的，本发明一方面提出了一种带事件捕获功能的通用目的输入输出GPIO电路，包括：GPIO基本电路模块；和与所述GPIO基本电路模块相连的事件捕获模块，所述事件捕获模块接收通过所述GPIO基本电路模块输入的输入数据，并接收用户指令，以及根据所述用户指令对所述输入数据的边沿进行检测，并根据所述检测结果输出中断信号。

本发明扩展了基本GPIO端口的功能，使之具有事件捕获的功能，并且能够检测出GPIO端口上更复杂的信号变化行为。另外，在本发明的优选实施例中，本发明的第一事件捕获模式模块和第二事件捕获模式模块实现了对GPIO信号的复杂处理，相比基本的GPIO电路，可以根据用户的需求进行灵活的配置，检测更复杂的外部信号的变化，产生中断从而使CPU响应外部事件。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有技术中基本GPIO端口电路的结构图；

图2为本发明实施例一的带事件捕获功能的GPIO电路结构图；

图3为本发明实施例二的事件捕获模块结构图；

图4为本发明实施例三的事件捕获模块结构图；和

图5为本发明实施例的带事件捕获功能的GPIO电路结构图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

实施例一，

如图2所示，为本发明实施例一的带事件捕获功能的GPIO电路结构图。该带事件捕获功能的GPIO电路包括GPIO基本电路模块200，和与GPIO基本电路模块200相连的事件捕获模块300，事件捕获模块300接收通过GPIO基本电路模块输入的输入数据，并接收用户指令，以及根据用户指令对输入数据的边沿进行检测，并根据所述检测结果输出中断信号。

以下对GPIO基本电路模块200中的各个模块的功能及GPIO基本电路模块200的工作过程进行简单介绍。其中：

GPIO信号端口1，GPIO信号与外部电路的输入输出端口，此端口为双向端口，当方向寄存器2为0时用做输出端口，方向寄存器2为1时用做输入端口；

方向寄存器2，位宽为1位，用户可以对其写入0或1，输出为dir，dir的值等于用户写入的方向寄存器2的值，用来控制GPIO端口用做输出或输入端口；

设置数据寄存器3，位宽为1位，输出为set_data，用户可以对设置数据寄存器3写数据，如果用户对设置数据寄存器3写入1，则输出set_data将会产生一个时钟周期的高电平，用户写0到设置数据寄存器3不会产生任何影响；

清除数据寄存器4，位宽为1位，输出为clr_dara，用户可以对清除数据寄存器4写数据，如果用户对清除数据寄存器4写入1，则输出clr_data将会产生一个时钟周期的高电平，用户写0到设置数据寄存器4不会产生任何影响；

输出数据寄存器5，位宽为1位，输入为set_data和clr_data，输出为data，如果输入一个高电平脉冲的set_data，则输出数据寄存器5的值被修改为1，如果输入一个高电平脉冲的clr_data，则输出数据寄存器5的值被修改为0，输出data为输出数据寄存器5的值；

三态输出缓冲7，输入为data和dir，输出为gpio_data，dir控制三态输出缓冲7的输出值，如果dir为1，则输出gpio_data为高阻状态，此时GPIO端口被用做输入端口，输出输出数据寄存器5的值data不会影响GPIO端口上的信号值，如果dir为0，则输出gpio_data的值等于data，此时GPIO端口被用做输出端口；

第一输入同步触发器8，输入为gpio_data，输出为syn1，第一输入同步触发器8由一个D触发器构成，操作为在每个时钟上升沿采样输入数据gpio_data，然后输出到syn1；

第二输入同步触发器9，输入为syn1，输出为syn2，第二输入同步触发器9由一个D触发器构成，操作为在每个时钟上升沿采样输入数据syn1，然后输出到syn2；

输入数据寄存器6，位宽为1位，输入为syn2，输入数据寄存器6用来保存syn2输入的值，用户可以读输入数据寄存器6来查看当前GPIO端口输入数据的值。

GPIO基本电路模块200的工作过程如下：

方向寄存器2和三态输出缓冲7控制GPIO信号端口1的输入输出；如果方向寄存器2为1，则三态输出缓冲7输出高阻状态，此时GPIO被用做输入端口，输入信号经过两个同步触发器之后被写入到输入数据寄存器6，用户可以读输入数据寄存器6查看此时输入信号的值；如果方向寄存器2为0，则三态输出缓冲7将输出输出数据寄存器5的值，GPIO被用做输出端口；

设置数据寄存器3、清除数据寄存器4和输出数据寄存器5被用来控制输出数据的值，当GPIO端口被用做输出端口时，输出的值等于输出数据寄存器5的值，用户不能直接对输出数据寄存器5进行操作，而是通过写入1到设置数据寄存器3或清除数据寄存器4来控制输出数据的值；写1到设置数据寄存器3，则设置数据寄存器3会发送一个高电平脉冲给输出数据寄存器5，从而将输出数据寄存器5的值设置为1；写1到清除数据寄存器4，则清除数据寄存器4会发送一个高电平脉冲给输出数据寄存器5，从而将输出数据寄存器5的值设置为0；对设置数据寄存器3和清除数据寄存器4写0不会改变输出数据寄存器5的值；

GPIO信号端口1上的信号经过第一同步触发器8和第二同步触发器9之后，便与GPIO的内部时钟保持同步，此同步信号被送到输入数据寄存器6，同时也送入给事件捕获模块300。

实施例二，

如图3所示，为本发明实施例二的事件捕获模块结构图。但是需要说明的是，本领域技术人员能够根据实施例一中事件捕获模块的功能，采用多种结构实现，因此实施例二的事件捕获模块的结构仅为本发明的一种方案，其他结构也应包含在本发明的保护范围之内。

如图3所示，事件捕获模块300包括接收GPIO基本电路模块200的输入数据的边沿检测逻辑模块14，分别与边沿检测逻辑模块14相连的设置上升沿触发寄存器10、清除上升沿触发寄存器11、设置下降沿触发寄存器12和清除下降沿触发寄存器13，和与边沿检测逻辑模块14相连的脉冲生成器27。其中，设置上升沿触发寄存器10、清除上升沿触发寄存器11、设置下降沿触发寄存器12和清除下降沿触发寄存器13由用户进行配置，如下表所示，为本发明实施例的边沿检测的功能配置表。

在本发明的一个实施例中，还包括与脉冲生成器27相连的中断状态寄存器28，用于记录当前中断状态。

边沿检测逻辑模块14根据设置上升沿触发寄存器10、清除上升沿触发寄存器11、设置下降沿触发寄存器12和清除下降沿触发寄存器13的配置情况对输入数据进行检测，并将产生的事件触发脉冲evt_plus发送至脉冲生成器27，脉冲生成器27生成相对的中断信号int。

其中，设置上升沿触发寄存器10，位宽为1位，输出为set_ris，用户可以对设置上升沿触发寄存器10写入数据，用户对设置上升沿触发寄存器10写入1，将使其输出一个时钟周期的高电平set_ris，其他情况下输出set_ris为低电平；

清除上升沿触发寄存器11，位宽为1位，输出为clr_ris，用户可以对清除上升沿触发寄存器11写入数据，用户对清除上升沿触发寄存器11写入1，将使其输出一个时钟周期的高电平clr_ris，其他情况下输出clr_ris为低电平；

设置下降沿触发寄存器12，位宽为1位，输出为set_fal，用户可以对设置下降沿触发寄存器12写入数据，用户对设置下降沿触发寄存器12写入1，将使其输出一个时钟周期的高电平set_fal，其他情况下输出set_fal为低电平；

清除下降沿触发寄存器13，位宽为1位，输出为clr_fal，用户可以对清除下降沿触发寄存器13写入数据，用户对清除下降沿触发寄存器13写入1，将使其输出一个时钟周期的高电平clr_fal，其他情况下输出clr_fal为低电平；

边沿检测逻辑模块14，输入为syn2，set_ris，clr_ris，set_fal，clr_fal，输出为事件触发脉冲evt_plus，边沿检测逻辑模块14可以根据set_ris，clr_ris，set_fal，clr_fal的不同配置对输入信号syn2进行检测，可以检测syn2的上升沿或下降沿变化，当检测到符合条件的触发事件时，输出一个时钟周期的高电平脉冲evt_plus，其他情况输出evt_plus保持低电平；

脉冲生成器27，输入为mode_sel，evt_plus，cmp_plus，输出为int_state，int，mode_sel选择最终生成的中断脉冲是来自事件捕获模式一模块还是事件捕获模式二模块，如果选择事件捕获模式一，则将evt_plus的值输出作为中断信号；如果选择事件捕获模式二，则将cmp_plus的值输出作为中断信号，中断信号int_state同时输出到中断状态寄存器28；

中断状态寄存器28，输入为int_state，该寄存器用来记录GPIO产生中断的状态，用户可以读中断状态寄存器来查看当前中断状态，如果为1，则表示已经发生一个中断，如果为0，则表示无中断发生。

实施例三，

在本发明的实施例中，事件捕获模块300还可包括第一事件捕获模式模块和/或第二事件捕获模式模块，其中，在本发明的较为优选的实施例中，事件捕获模块300包括第一事件捕获模式模块和第二事件捕获模式模块，因此以下实施例以同时包括第一事件捕获模式模块和第二事件捕获模式模块为例进行描述，但是本领域技术人员应该明白的是，在本发明的其他实施例中可以仅包括第一事件捕获模式模块或第二事件捕获模式模块。

如图4所示，为本发明实施例三的事件捕获模块结构图。如图5所示，为本发明实施例的带事件捕获功能的GPIO电路结构图。如图所示，事件捕获模块300还包括第一事件捕获模式模块15和第二事件捕获模式模块16。第一事件捕获模式模块15用于记录触发事件发生的时间，第二事件捕获模式模块16用于根据边沿检测逻辑模块14产生的事件触发脉冲和第二预设值向脉冲生成器27输出中断脉冲。

事件捕获模块300还包括与脉冲生成器27相连的事件捕获模式选择寄存器26，用于根据用户的配置选择第一事件捕获模式或第二事件捕获模式。

其中，事件捕获模式选择寄存器26，位宽为1位，输出为mode_sel，用户可以写数据到该寄存器，用来选择所使用的事件捕获模式，事件捕获模式选择寄存器26的值输出到mode_sel。

在本发明的一个实施例中，第一事件捕获模式模块15，输入为evt_plus，此模块包括一个计数使能寄存器17，标尺计数器18，标尺寄存器19，第一比较器20，32位计数器21和一个定时寄存器22，当GPIO工作于第一事件捕获模式时，第一事件捕获模式模块15用来记录输入触发事件发生的时间，用户可以更清楚的了解到GPIO端口上信号的变化情况。

其中，计数使能寄存器17，位宽为1位，输出为count_en，用户可以写数据到计数使能寄存器17，如果用户写1到计数使能寄存器17，则输出count_en变为高电平；

标尺计数器18，输入为count_en，输出为scale_cnt，当输入count_en为高电平时，标尺计数器18加计数，每个时钟周期计数值加1，输出scale_cnt反映当前标尺计数器18的计数值；

标尺寄存器19输出为scale_reg，用户可以写此寄存器，其值输出到scale_reg，

第一比较器20，输入为scale_cnt和scale_reg，输出为cmp_plus，比较器对两个输入的值进行比较，当两者相等时，输出一个高电平cmp_plus；32位计数器21，输入为evt_plus，当输入evt_plus为一个高电平脉冲时，停止计数，此时32位计数器21的值被写入到定时寄存器22，用户可以读定时寄存器22得到发生触发事件的时间。

第一事件捕获模式模块15的功能为，记录第一个触发事件到来的时间；整个计数器包括一个标尺计数器18和一个32位计数器19，用户写1到计数使能寄存器17开始计数，则每个时钟周期标尺计数器18加1计数，每当标尺计数器18的计数值等于用户所设置的标尺寄存器19的值(第一预设值)时，第一比较器20就输出一个高电平脉冲，32位计数器21加1计数；当第一事件捕获模式模块15接收到边沿检测逻辑模块14输入的事件触发脉冲时，标尺计数器18和32位计数器21就停止计数，同时将32位计数器21的值写入到定时寄存器22。这样，用户就可以读定时寄存器22来查看事件触发的时间，定时寄存器22的值乘上标尺寄存器18的值就可以得到计数使能到事件触发所经过的时钟周期数，再乘上时钟周期值就可以得到精确的事件触发时间。

在本发明的一个实施例中，第二事件捕获模式模块16，输入为evt_plus，输出为cmp_plus，此模块可以对输入的evt_plus触发事件进行计数，当到来的evt_plus触发事件数量与用户所规定的相等时，就输出一个时钟周期高电平的cmp_plus，第二事件捕获模式二模块16包括一个触发事件计数器23，一个计数比较寄存器24和一个第二比较器25。

其中，触发事件计数器23，此计数器大小为32位计数器，输入为evt_plus，输出为evt_cnt，当用户选择第二事件捕获模式时，触发事件计数器23用来对输入的evt_plus进行计数，每当到来一个高电平脉冲的evt_plus时，触发事件计数器23就加1计数，计数值输出到evt_cnt；

计数比较寄存器24，位宽为32位，用户可以写数据到计数比较寄存器24，输出为此寄存器的值evt_cmp；

第二比较器25，输入为evt_cnt和evt_cmp，输出为cmp_plus，第二比较器25比较两个32位的输入，如果相等，则输出一个时钟周期高电平的cmp_plus。

第二事件捕获模式模块16的功能为：记录捕获的事件数量，当捕获事件数量等于用户所配置的计数比较寄存器24的值(第二预设值)时，发出中断脉冲；第二事件捕获模式模块16接收由边沿检测逻辑模块14输入的事件捕获脉冲，每到来一个事件捕获脉冲触发事件计数器23就加1计数，第二比较器25比较触发事件计数器23和计数比较寄存器24的值，当两者相等时，输出中断脉冲到脉冲发生器27。

在本发明的一个实施例中，事件捕获模式选择寄存器26和脉冲发生器27控制产生最终输出到CPU的中断脉冲，当事件捕获模式选择寄存器26的值为0时，选择第一事件捕获模式，脉冲发生器27直接输出来自边沿检测逻辑模块14的触发事件脉冲；当事件捕获模式选择寄存器26的值为1时，选择第二事件捕获模式，脉冲发生器27输出来自第二事件捕获模式模块16的触发脉冲；除了输出中断脉冲到CPU之外，脉冲发生器27还将其写入到中断状态寄存器28，用来记录中断产生的状态，CPU处理完中断后，用户需要写1到中断状态寄存器28来清除中断状态。

本发明扩展了基本GPIO端口的功能，使之具有事件捕获的功能，并且能够检测出GPIO端口上更复杂的信号变化行为。本发明的第一事件捕获模式模块和第二事件捕获模式模块实现了对GPIO信号的复杂处理，相比基本的GPIO电路，可以根据用户的需求进行灵活的配置，检测更复杂的外部信号的变化，产生中断从而使CPU响应外部事件。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (8)

1.一种带事件捕获功能的通用目的输入输出GPIO电路，其特征在于，包括：

GPIO基本电路模块；和

与所述GPIO基本电路模块相连的事件捕获模块，所述事件捕获模块包括：

边沿检测逻辑模块，所述边沿检测逻辑模块接收通过所述GPIO基本电路模块输入的输入数据，并接收用户指令，以及根据所述用户指令对所述输入数据的边沿进行检测，并根据所述检测结果输出中断信号，

与所述边沿检测逻辑模块相连的脉冲生成器，

与所述边沿检测逻辑模块相连的第一事件捕获模式模块，所述第一事件捕获模式模块用于记录触发事件发生的时间，和

分别与所述边沿检测逻辑模块和所述脉冲生成器相连的第二事件捕获模式模块，所述第二事件捕获模式模块用于根据所述边沿检测逻辑模块产生的事件触发脉冲和第二预设值向所述脉冲生成器输出中断脉冲。

2.如权利要求1所述的带事件捕获功能的GPIO电路，其特征在于，所述事件捕获模块包括：

分别与所述边沿检测逻辑模块相连的设置上升沿触发寄存器、清除上升沿触发寄存器、设置下降沿触发寄存器和清除下降沿触发寄存器。

3.如权利要求2所述的带事件捕获功能的GPIO电路，其特征在于，所述边沿检测逻辑模块根据所述设置上升沿触发寄存器、清除上升沿触发寄存器、设置下降沿触发寄存器和清除下降沿触发寄存器的配置情况对所述输入数据进行检测，并将产生的事件触发脉冲发送至所述脉冲生成器，所述脉冲生成器生成相对的中断信号。

4.如权利要求3所述的带事件捕获功能的GPIO电路，其特征在于，所述设置上升沿触发寄存器、清除上升沿触发寄存器、设置下降沿触发寄存器和清除下降沿触发寄存器由用户进行配置。

5.如权利要求1所述的带事件捕获功能的GPIO电路，其特征在于，所述第一事件捕获模式模块包括：

计数使能寄存器，用于根据用户的设定开启计数；

标尺寄存器，用于保存第一预设值；

与所述计数使能寄存器相连的标尺计数器，所述标尺计数器用于计数；

分别与所述标尺寄存器和标尺计数器相连的第一比较器，所述第一比较器在所述标尺计数器的计数值等于所述标尺寄存器的预设值时输出高电平脉冲；

与所述第一比较器相连的32位计数器，所述32位计数器根据所述比较器输出的高电平脉冲进行计数，并将计数结果写入定时寄存器。

6.如权利要求1所述的带事件捕获功能的GPIO电路，其特征在于，所述第二事件捕获模式模块包括：

接收所述边沿检测逻辑模块生成的事件触发脉冲的触发事件计数器，所述触发事件计数器用于根据所述事件触发脉冲进行计数；

计数比较寄存器，用于保存所述第二预设值；和

分别与所述触发事件计数器和计数比较寄存器相连的第二比较器，当所述触发事件计数器的计数值达到所述第二预设值之后，所述第二比较器输出所述中断脉冲。

7.如权利要求1所述的带事件捕获功能的GPIO电路，其特征在于，还包括与所述脉冲生成器相连的事件捕获模式选择寄存器，用于根据用户的配置选择第一事件捕获模式或第二事件捕获模式。

8.如权利要求1所述的带事件捕获功能的GPIO电路，其特征在于，还包括与所述脉冲生成器相连的中断状态寄存器，用于记录当前中断状态。

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