CN105718423A - 一种流水可重构的单精度浮点fft/ifft协处理器 - Google Patents

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Abstract

本发明公开了一种流水可重构的单精度浮点FFT/IFFT协处理器，包括：复位信号输入端，时钟信号输入端，配置信息输入端以及状态和异常输出端，分别用于接收外部的复位、时钟和配置信息输入，以及输出内部状态和异常信息；输入数据存储模块，用于对输入数据分块整理，其中输入数据存储模块进一步包括：输入数据地址产生模块，用于产生四路并行的地址读取输入数据；可重构浮点FFT/IFFT运算电路模块，用于根据不同的配置信息，分别完成相应的浮点FFT/IFFT运算；输出数据存储模块，用于暂存输出数据。本发明具有如下优点：动态范围高，计算精度高，处理速度快以及面积功耗低，配置灵活、扩展性强。

Description

一种流水可重构的单精度浮点FFT/IFFT协处理器
技术领域
本发明涉及单精度浮点FFT/IFFT处理器，具体涉及一种流水可重构的单精度浮点FFT/IFFT协处理器。
背景技术
在科学计算、高精度图像应用等领域中，浮点运算因具有超高的动态范围和良好的计算精度得到了广泛的应用。快速傅里叶变换(FFT)及其逆变换(IFFT)作为科学计算、图像应用领域中常用的算法之一，实现浮点FFT/IFFT算法十分必要。然而，文献表明，现有的浮点FFT/IFFT的实现一般基于数字信号处理器(DSP)和现场可编程逻辑门阵列(FPGA)。这两种实现方式在功耗和处理速度方面具有明显的缺陷。
发明内容
本发明旨在至少解决上述技术问题之一。
为此，本发明的目的在于提出一种流水可重构的单精度浮点FFT/IFFT协处理器。
为了实现上述目的，本发明的第一方面的实施例公开了一种流水可重构的单精度浮点FFT/IFFT协处理器，包括：复位信号输入端，用于接收外部的复位信号；时钟信号输入端，用于接收外部的时钟信号；配置信息输入端，用于接收外部的配置信息输入；状态和异常输出端，用于监控可重构浮点FFT/IFFT运算电路模块的内部状态和输出异常信息；输入数据存储模块，用于对输入数据分块整理；可重构浮点FFT/IFFT运算电路模块；用于根据接收的所述配置信息完成相应的浮点FFT/IFFT运算；以及输出数据存储模块，用于暂存所述浮点FFT/IFFT运算后输出数据。
根据本发明实施例的一种流水可重构的单精度浮点FFT/IFFT协处理器，具有以下优点：相比于定点数据，浮点数据表示法支持的数据动态范围更大，能够提供更高的计算精度，且本发明完全兼容IEEE754单精度浮点数标准；具有较大的灵活性，可重构浮点FFT/IFFT协处理器可以实现不同点数的配置，支持16点，64点，256点，1024点的FFT/IFFT运算。
另外，根据本发明上述实施例的一种流水可重构的单精度浮点FFT/IFFT协处理器，还可以具有如下附加的技术特征：
进一步地，所述输入数据存储模块进一步包括：四路并行的输入数据通路，用于产生四路并行的地址读取输入数据。
进一步地，所述输出数据存储模块进一步包括：单端口RAM，用于暂存输出数据；以及输出地址控制模块，用于实现根据所述输出数据顺序暂存输出数据。
进一步地，所述可重构单精度浮点FFT/IFFT运算电路模块多组功能单元，所述多组功能单元依次连接，每组所述功能单元包括：基4蝶形运算单元，用于计算浮点基4的蝶形运算；级间旋转因子乘法器，用于实现旋转因子复数乘法运算；旋转因子存储器，用于存储所述不同级联的蝶形运算单元相应的单精度浮点旋转因子；部分共享乒乓缓存单元，用于缓存不同级联的蝶形运算单元之间的中间数据；以及级间多路选择控制模块，用于根据所述配置信息启动相应的所述基4蝶形运算单元、所述部分共享乒乓缓存单元、所述级间旋转因子乘法器和所述旋转因子存储器，产生相应的门控时钟信号，将所有旁路的时钟关闭。
进一步地，所述基4蝶形运算单元进一步包括：两个融合的可重构4输入浮点加法单元，分别用于计算基4蝶形运算的实部和虚部。
进一步地，所述部分共享乒乓缓存单元进一步包括：输入多路选择器，用于根据所述配置信息选择相应的数据通道读取上一级蝶形运算的输出数据；FIFO缓存单元，用于对所述上一级蝶形运算的输出数据进行存储；输出多路选择器，用于根据所述配置信息选择相应的数据通道依次传递给本级的基4蝶形运算单元；以及控制状态机，用于对所述输入多路选择器和所述输出多路选择器提供控制信号。
进一步地，所述旋转因子存储器进一步包括：地址选择模块，用于根据所述配置信息产生相应的数据地址，读取相应的单精度浮点旋转因子。
进一步地，所述级间旋转因子乘法器进一步包括：融合的浮点二维点积运算单元，用于计算浮点复数旋转因子复数乘法。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明一个实施例的协处理器的结构框图；
图2为本发明一个实施例的可重构浮点FFT/IFFT运算电路结构示意图；
图3为本发明一个实施例的可重构的基4蝶形运算单元结构示意图；
图4为本发明一个实施例的部分共享乒乓缓存单元结构示意图；
图5为本发明一个实施例的输入数据地址产生模块结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
以下结合附图描述根据本发明实施例的一种流水可重构的单精度浮点FFT/IFFT协处理器。
如图1所示，本发明的可重构协处理器包括：外部复位信号输入端，时钟信号输入端，配置信息输入端，内部状态和异常输出端以及输入数据存储模块，可重构浮点FFT/IFFT运算电路模块和输出数据存储模块。
图2中显示了本发明的协处理器的更多细节。本发明的协处理器中，具体地：
如图2所示，可重构浮点FFT/IFFT运算电路模块进一步包括：输入数据存储模块，可重构的基4蝶形运算单元，部分共享乒乓缓存单元，旋转因子存储器，级间多路选择控制模块，级间旋转因子乘法器以及输出数据存储模块。
输入数据存储模块，由4片单端口256×64bitRAM或者2片双端口512×64bitRAM组成，用于对输入数据分块整理。输入数据存储模块进一步包括：四路并行的输入数据通路，用于产生四路并行的地址读取输入数据，减少流水计算FFT/IFFT的延时。
图3中显示了输入数据通路地址产生的更多细节，具体地：
如图3所示，四路并行的地址产生主要由一个8-bit计数器和位合并操作完成，10bit的地址位宽可满足1024地址空间的寻址需求。
可重构的基4蝶形运算单元，用于计算基4的蝶形运算。图4显示了可重构的基4蝶形运算单元的更多细节，具体地：
如图4所示，可重构的基4蝶形运算单元进一步包括：两个融合的可重构4输入浮点加法单元，分别用于计算浮点基4蝶形运算的实部和虚部。
部分共享乒乓缓存单元，用于缓存不同级联的蝶形运算单元之间的中间数据。图5中显示了部分共享乒乓缓存单元的更多细节，具体地：
如图5所示，部分共享乒乓缓存单元进一步包括：7级FIFO(先入先出)缓存单元以及输入输出多路选择器和相应的控制状态机，用于配合可重构的基4蝶形运算单元存取上一级蝶形运算的输出数据，同时提供下一级蝶形运算的输入数据。
旋转因子存储器，用于存储不同级所需的单精度浮点旋转因子。旋转因子存储器进一步包括：地址选择模块，用于根据不同的配置产生不同的数据地址，读取所需的单精度浮点旋转因子。
级间多路选择控制模块，用于实现协处理器的可重构和低功耗特性。级间多路选择控制模块进一步包括：多路选择器以及相应的低功耗策略，用于实现本发明的可重构特性，即根据不同配置使能或者旁路不同级数的蝶形运算单元，相应的部分共享乒乓缓存单元，级间旋转因子乘法器以及旋转因子存储器。同时，产生相应的门控时钟信号，根据配置将所有旁路的功能单元的时钟关闭，以实现功耗的可裁剪性和低功耗策略。
级间旋转因子乘法器，用于实现旋转因子乘法运算。级间旋转因子乘法器进一步包括：融合的浮点二维点积运算单元，用于计算浮点复数旋转因子复数乘法。
输出数据存储模块，由1片单端口1024×64bitRAM组成，用于暂存输出数据。输出数据存储模块进一步包括：输出地址控制模块，用于实现按不同的输出数据顺序暂存输出数据。
本发明提供的一种流水可重构的单精度浮点FFT/IFFT协处理器，可用于数字信号处理中的频谱分析，雷达信号处理中的脉冲压缩、目标检测等，具有重要的意义和用途。本发明解决了定点和块浮点FFT运算精度低，信号表示动态范围有限，运算实时性差等问题。本发明还利用的可重构基4蝶形运算单元和部分共享乒乓缓存单元针对浮点运算优化了面积和功耗开销，并利用四路并行的数据输入通路降低了延时，保证了吞吐率，解决了一般浮点运算FFT/IFFT处理器面积和功耗较高的问题。因此，本发明可方便应用于以FPGA或者ASIC实现方式的高精度，低功耗数字信号处理系统。
另外，本发明实施例的一种流水可重构的单精度浮点FFT/IFFT协处理器的其它构成以及作用对于本领域的技术人员而言都是已知的，为了减少冗余，不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同限定。

Claims (8)

1.一种流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，包括：
复位信号输入端，用于接收外部的复位信号；
时钟信号输入端，用于接收外部的时钟信号；
配置信息输入端，用于接收外部的配置信息输入；
状态和异常输出端，用于监控可重构浮点FFT/IFFT运算电路模块的内部状态和输出异常信息；
输入数据存储模块，用于对输入数据分块整理；
可重构浮点FFT/IFFT运算电路模块；用于根据接收的所述配置信息完成相应的浮点FFT/IFFT运算；以及
输出数据存储模块，用于暂存所述浮点FFT/IFFT运算后输出数据。
2.如权利要求1所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述输入数据存储模块进一步包括：
四路并行的输入数据通路，用于产生四路并行的地址读取输入数据。
3.如权利要求1所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述输出数据存储模块进一步包括：
单端口RAM，用于暂存输出数据；以及
输出地址控制模块，用于实现根据所述输出数据顺序暂存输出数据。
4.如权利要求3所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特在于，所述可重构单精度浮点FFT/IFFT运算电路模块多组功能单元，所述多组功能单元依次连接，每组所述功能单元包括：
基4蝶形运算单元，用于计算浮点基4的蝶形运算；
级间旋转因子乘法器，用于实现旋转因子复数乘法运算；
旋转因子存储器，用于存储所述不同级联的蝶形运算单元相应的单精度浮点旋转因子；
部分共享乒乓缓存单元，用于缓存不同级联的蝶形运算单元之间的中间数据；以及
级间多路选择控制模块，用于根据所述配置信息启动相应的所述基4蝶形运算单元、所述部分共享乒乓缓存单元、所述级间旋转因子乘法器和所述旋转因子存储器，产生相应的门控时钟信号，将所有旁路的时钟关闭。
5.如权利要求4所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述基4蝶形运算单元进一步包括：两个融合的可重构4输入浮点加法单元，分别用于计算基4蝶形运算的实部和虚部。
6.如权利要求4所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述部分共享乒乓缓存单元进一步包括：
输入多路选择器，用于根据所述配置信息选择相应的数据通道读取上一级蝶形运算的输出数据；
FIFO缓存单元，用于对所述上一级蝶形运算的输出数据进行存储；
输出多路选择器，用于根据所述配置信息选择相应的数据通道依次传递给本级的基4蝶形运算单元；以及
控制状态机，用于对所述输入多路选择器和所述输出多路选择器提供控制信号。
7.如权利要求4所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述旋转因子存储器进一步包括：
地址选择模块，用于根据所述配置信息产生相应的数据地址，读取相应的单精度浮点旋转因子。
8.如权利要求4所述的流水可重构的单精度浮点FFT/IFFT协处理器，其特征在于，所述级间旋转因子乘法器进一步包括：
融合的浮点二维点积运算单元，用于计算浮点复数旋转因子复数乘法。
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