CN107454030A - 一种电力线宽带载波半并行发射机及其实现方法 - Google Patents

Abstract

本发明涉及一种电力线宽带载波半并行发射机，包括：离散余弦变换DCT模块，是对实信号进行变换，变换后在频域中得到的也是一个实信号；矩阵模块，使离散余弦变换DCT模块的M个输出与两个矩阵相乘，可得到相互正交的2M个输出信号，用于降低信号的峰均功率比；多相滤波器，利用多个低阶FIR滤波器来代替一个高阶FIR滤波器，用于降低计算量和抑制邻道干扰。本发明还公开了一种电力线宽带载波半并行发射机的实现方法。本发明利用DCT的能量集中特性，极大减少运算量，实现实时数据处理；有利于降低OFDM信号的峰均功率比，且抑制邻道干扰；有利于资源共享，即在相同的FPGA设备上可实现多个子载波，从而实现并行数据处理、资源消耗与资源利用率之间的最佳平衡。

Description

一种电力线宽带载波半并行发射机及其实现方法

技术领域

本发明涉及用电信息采集技术领域，尤其是一种电力线宽带载波半并行发射机及其实现方法。

背景技术

凭借其易于实施、宽带效率较高、能消除多路径失真并能简化频域均衡器等优点，OFDM(Orthogonal Frequency Division Multiplexing,正交频分复用)技术在宽带有线和无线数字通讯中发挥着重要作用。由于基于DFT(离散傅立叶变换)的系统对频率同步误差特别敏感，在噪声环境下性能严重下降，且OFDM存在对频率同步要求较高及峰均功率比较大等不足。FBMC(Filter Bank Multi-Carrier,滤波器组多载波)在携带传输信息的子载波上具有较大的频谱分离且在噪声环境下具有较高的鲁棒性，但FBMC对发射机的实时性能、实现区域及数据宽度优化中的数据率及延迟条件也有较高的要求。因此设计一种合适的基于FBMC的发射机需要依赖较高的硬件条件。

FPGA技术是一种以并行处理为主要特点的新兴技术，由于FPGA中仅支持定点运算，数值表示范围较小且精度低，而且受到乘法器、存储器组等关键组件数量限制，更重要的是某些通信标准对实时性的约束，因此复杂的多载波技术的设计与实现必须综合考虑定点精度、延迟、吞吐量及资源消耗等关乎性能的指标。通常，对传输的原始信号有三种方式进行处理：全并行方式，时序控制方式和半并行方式。其中，全并行方式资源消耗高且资源利用率很低；时序控制方式能有效利用符号周期内的时间片，但不允许实时处理且吞吐量较低，可能满足不了总数据率的要求；半并行方式，是有条件选取数据流中的某几路子数据流并行传输，并依次成组按照时序控制方式传输完所有信号，不仅有利于实现资源共享，还有利于在并行数据处理、资源消耗及资源利用率之间实现平衡，进而达到最优的效果。

发明内容

本发明的首要目的在于提供一种以半并行方式实现滤波器组多载波并加以数字多路滤波、适合于宽带通信中实时应用的电力线宽带载波半并行发射机。

为实现上述目的，本发明采用了以下技术方案：一种电力线宽带载波半并行发射机，包括：

离散余弦变换DCT模块，是对实信号进行变换，变换后在频域中得到的也是一个实信号；

矩阵模块，使离散余弦变换DCT模块的M个输出与两个矩阵相乘，可得到相互正交的2M个输出信号，用于降低信号的峰均功率比；

多相滤波器，利用多个低阶FIR滤波器来代替一个高阶FIR滤波器，用于降低计算量和抑制邻道干扰；

所述离散余弦变换DCT模块的输入端接r个原始信号数据点，所述离散余弦变换DCT模块的输出端输出M路子信号p_m(k)至矩阵模块的输入端，矩阵模块的输出端分别输出M路信号q_m(k)、M路信号q_m+M(k)至多相滤波器的输入端，所述多相滤波器的输出端作为发射机的输出端，所述多相滤波器的输出端输出用于在电力线上传输的信号即信号e(k)。

所述离散余弦变换DCT模块由第一乘法器、第一复数乘法器、基2FFT模块、第二复数乘法器、乒乓存储器、第一多路复用器、第一旋转因子和第二旋转因子组成，所述第一乘法器的输入端接r个原始信号数据点，第一乘法器的输出端与第一复数乘法器的第一输入端相连，第一旋转因子的输出端与第一复数乘法器的第二输入端相连，第一复数乘法器的输出端与基2FFT模块的输入端相连，基2FFT模块的输出端分别与第二复数乘法器的第一输入端、乒乓缓存模块的输入端相连，第二复数乘法器、乒乓缓存模块之间双向通讯，第二旋转因子的输出端接第二复数乘法器的第二输入端，乒乓缓存模块的输出端与第一多路复用器的输入端相连，第一多路复用器的输出端输出M路子信号p_m(k)至矩阵模块的输入端。

所述矩阵模块由第一简单双口RAM、第二简单双口RAM、第三简单双口RAM、地址发生器、第二多路复用器、减法器和第一加法器组成，所述第一简单双口RAM的第一输入端、第二简单双口RAM的第一输入端、减法器的第一输入端和第一加法器的第一输入端均接M路子信号p_m(k)，地址发生器的输出端分别与第一简单双口RAM的第二输入端、第二简单双口RAM的第二输入端、第三简单双口RAM的第一输入端相连，第一简单双口RAM、第二简单双口RAM的输出端均与第二多路复用器的输入端相连，第二多路复用器的输出端分别与减法器的第二输入端、第一加法器的第二输入端相连，减法器的输出端输出M路信号q_m(k)至多相滤波器，第一加法器的输出端与第三简单双口RAM的第二输入端相连，第三简单双口RAM的输出端输出M路信号q_m+M(k)至多相滤波器。

所述多相滤波器由第一单口RAM、第二单口RAM、第三单口RAM、第四单口RAM、第一乘法累加器MAC、第二乘法累加器MAC、第三乘法累加器MAC、第四乘法累加器MAC、第二加法器、第二乘法器和模块组成，所述M路信号q_m(k)连接第一单口RAM和第一乘法累加器MAC的输入端，M路信号q_m+M(k)连接第三单口RAM和第四乘法累加器MAC的输入端，第一单口RAM的输出端连接第二单口RAM的输入端，第三单口RAM的输出端连接第四单口RAM的输入端，第二单口RAM和第一乘法累加器MAC的输出端连接第二乘法累加器MAC的输入端，第四单口RAM和第四乘法累加器MAC的输出端连接第三乘法累加器MAC模块的输入端，第二乘法累加器MAC和第三乘法累加器MAC的输出端连接第二加法器的输入端，第二加法器与模块的输出端连接第二乘法器的输入端，第二乘法器输出信号e(k)。

本发明的另一目的在于提供一种电力线宽带载波半并行发射机的实现方法，该方法包括下列顺序的步骤：

(1)以DR_TX表示M个子通道的总数据率，则每个子通道的数据率DR_ch为：DR_ch＝DR_TX/M，在半并行方式中，定义并行数为每个时钟周期内同时处理的采样通道数目，以r表示，r*f_clk≥DR_TX，f_clk为系统时钟频率；

(2)r个采样点v_l(n)经第一乘法器后得到输出信号x_l(n)，0≤l≤r，其中，v_l(n)表示第n个符号周期当中第l个载波上传输的信号，第一乘法器的矩阵元素为{θ_ij},0≤i,j<M；

(3)将步骤(2)所述的信号x_l(n)经第一复数乘法器乘以第一旋转因子后得到输出信号y_l(n)，其中，y_l(n)为复数，第一旋转因子定义为e^-jlπ/2M，然后令m＝m+r后返回步骤(2)，重复上述步骤(2)和步骤(3)，直到处理完得到M个复频域输出y_m(n)，0≤m<M；

(4)将步骤(3)所述的M个复频域输出y_m(n)经基2FFT模块后得到M个无序的复频域输出Y_i(k)，0≤i<M；

(5)将步骤(4)所述的M个复频域输出Y_i(k)借助乒乓缓存模块进行处理，乒乓缓存模块由第二复数乘法器和乒乓存储器组成，再经过第一多路复用器处理后输出M路子信号p_m(k)；

(6)步骤(5)所述的M路子信号p_m(k)经第一简单双口RAM、第二简单双口RAM后，再经第二多路复用器选择信号后得到输出P_M-m-1(k)；

(7)将P_M-m-1(k)与p_m(k)经减法器相减后得到q_m(k)，其中，q_m(k)＝p_m(k)-P_M-m-1(k)；将P_M-m-1(k)与p_m(k)经第一加法器相加后得到p_m(k)+P_M-m-1(k)，再经第三简单双口RAM取反后得到q_m+M(k)，其中，q_m+M(k)＝-p_m(k)-P_M-m-1(k)；将q_m(k)和q_m+M(k)组合后得到2M个输出q_s(k)＝{q₀(k),q₁(k),…,q_M-1(k),q_M(k),q_M+1(k),q_M+2(k),…,q_2M-1(k)}，0≤s<2M；

(8)将q_m(k)与系数β_m,0经第一乘法累加器MAC相乘后输出β_m,0*q_m(k)；

将q_m+M(k)与系数β_m+M,0经第四乘法累加器MAC相乘后输出β_m+M,0*q_m+M(k)；第一单口RAM和第二单口RAM分别用于存储第k-1时刻的q_m(k-1)和第k-2符号周期的q_m(k-2)，将q_m(k-2)与2阶系数β_m,2经第二乘法累加器MAC相乘并与β_m,0*q_m(k)相加后得到t_m(k)，其中t_m(k)＝β_m,0*q_m(k)+β_m,2*q_m(k-2)；第三单口RAM和第四单口RAM分别用于存储第k-1时刻的q_m+M(k-1)和第k-2符号周期的q_m+M(k-2)，将q_m+M(k-2)与2阶系数β_m+M,2经第三乘法累加器MAC相乘并与β_m+M,0*q_m+M(k)相加后得到t_m+M(k)，其中t_m+M(k)＝β_m+M,0*q_m+M(k)+β_m+M,2*q_m+M(k-2)；将t_m(k)与t_m+M(k)经第二加法器并与模块经第二乘法器相乘后得到信号e(k)，e(k)即是在电力线上实际传输的2M个信号。

在所述步骤(5)中，乒乓存储器包含两个存储器，一个用于对Y_i(k)按所需顺序对数据进行重新排列，另一个用于写入新数据；

所需顺序为：Z_2i+1(k)＝Y_i(k),Z_2i(k)＝conj{Y_M-i(k)},i＝0,1,…,M/2-1，其中Y_i[k]为FFT的输出，conj{Y_m-i(k)}为Y_m-i(k)的共轭复数；

第二复数乘法器用于对排序后的结果Z_m(k)乘以第二旋转因子并取实部后得到M个输出p_m(k)，0≤k<M，其中，第二旋转因子定义为e^{-j(2m+1)π/4M}。

由上述技术方案可知，本发明利用DCT的能量集中特性，极大减少运算量，实现实时数据处理；采用本发明有利于降低OFDM信号的峰均功率比，且抑制邻道干扰；本发明有利于资源共享，即在相同的FPGA设备上实现多个子载波，从而实现并行数据处理、资源消耗与资源利用率之间的最佳平衡。

附图说明

图1是离散余弦变换DCT模块的实现示意图；

图2是矩阵模块的实现示意图；

图3是多相滤波器的实现示意图。

具体实施方式

一种电力线宽带载波半并行发射机，包括：

离散余弦变换DCT模块10，是对实信号进行变换，变换后在频域中得到的也是一个实信号；

矩阵模块20，使离散余弦变换DCT模块10的M个输出与两个矩阵相乘，可得到相互正交的2M个输出信号，用于降低信号的峰均功率比；

多相滤波器30，利用多个低阶FIR滤波器来代替一个高阶FIR滤波器，用于降低计算量和抑制邻道干扰；

所述离散余弦变换DCT模块10的输入端接r个原始信号数据点，所述离散余弦变换DCT模块10的输出端输出M路子信号p_m(k)至矩阵模块20的输入端，矩阵模块20的输出端分别输出M路信号q_m(k)、M路信号q_m+M(k)至多相滤波器30的输入端，所述多相滤波器30的输出端作为发射机的输出端，所述多相滤波器30的输出端输出用于在电力线上传输的信号即信号e(k)。

如图1所示，所述离散余弦变换DCT模块10由第一乘法器、第一复数乘法器、基2FFT模块、第二复数乘法器、乒乓存储器、第一多路复用器、第一旋转因子和第二旋转因子组成，所述第一乘法器的输入端接r个原始信号数据点，第一乘法器的输出端与第一复数乘法器的第一输入端相连，第一旋转因子的输出端与第一复数乘法器的第二输入端相连，第一复数乘法器的输出端与基2FFT模块的输入端相连，基2FFT模块的输出端分别与第二复数乘法器的第一输入端、乒乓缓存模块的输入端相连，第二复数乘法器与乒乓缓存模块之间双向通讯，第二旋转因子的输出端接第二复数乘法器的第二输入端，乒乓缓存模块的输出端与第一多路复用器的输入端相连，第一多路复用器的输出端输出M路子信号p_m(k)至矩阵模块20的输入端。

如图2所示，所述矩阵模块20由第一简单双口RAM、第二简单双口RAM、第三简单双口RAM、地址发生器、第二多路复用器、减法器和第一加法器组成，所述第一简单双口RAM的第一输入端、第二简单双口RAM的第一输入端、减法器的第一输入端和第一加法器的第一输入端均接M路子信号p_m(k)，地址发生器的输出端分别与第一简单双口RAM的第二输入端、第二简单双口RAM的第二输入端、第三简单双口RAM的第一输入端相连，第一简单双口RAM、第二简单双口RAM的输出端均与第二多路复用器的输入端相连，第二多路复用器的输出端分别与减法器的第二输入端、第一加法器的第二输入端相连，减法器的输出端输出M路信号q_m(k)至多相滤波器30，第一加法器的输出端与第三简单双口RAM的第二输入端相连，第三简单双口RAM的输出端输出M路信号q_m+M(k)至多相滤波器30。

如图3所示，所述多相滤波器30由第一单口RAM、第二单口RAM、第三单口RAM、第四单口RAM、第一乘法累加器MAC 31、第二乘法累加器MAC 32、第三乘法累加器MAC 33、第四乘法累加器MAC 34、第二加法器、第二乘法器和模块组成，所述M路信号q_m(k)连接第一单口RAM和第一乘法累加器MAC 31的输入端，M路信号q_m+M(k)连接第三单口RAM和第四乘法累加器MAC 34的输入端，第一单口RAM的输出端连接第二单口RAM的输入端，第三单口RAM的输出端连接第四单口RAM的输入端，第二单口RAM和第一乘法累加器MAC 31的输出端连接第二乘法累加器MAC 32的输入端，第四单口RAM和第四乘法累加器MAC 34的输出端连接第三乘法累加器MAC 33模块的输入端，第二乘法累加器MAC 32和第三乘法累加器MAC 33的输出端连接第二加法器的输入端，第二加法器与模块的输出端连接第二乘法器的输入端，第二乘法器输出信号e(k)。

本方法包括下列顺序的步骤：

(1)以DR_TX表示M个子通道的总数据率，则每个子通道的数据率DR_ch为：DR_ch＝DR_TX/M，在半并行方式中，定义并行数为每个时钟周期内同时处理的采样通道数目，以r表示，r*f_clk≥DR_TX，f_clk为系统时钟频率；

(2)r个采样点v_l(n)经第一乘法器后得到输出信号x_l(n)，0≤l≤r，其中，v_l(n)表示第n个符号周期当中第l个载波上传输的信号，第一乘法器的矩阵元素为{θ_ij},0≤i,j<M；

(3)将步骤(2)所述的信号x_l(n)经第一复数乘法器乘以第一旋转因子后得到输出信号y_l(n)，其中，y_l(n)为复数，第一旋转因子定义为e^-jlπ/2M，然后令m＝m+r后返回步骤(2)，重复上述步骤(2)和步骤(3)，直到处理完得到M个复频域输出y_m(n)，0≤m<M；

(4)将步骤(3)所述的M个复频域输出y_m(n)经基2FFT模块后得到M个无序的复频域输出Y_i(k)，0≤i<M；

(5)将步骤(4)所述的M个复频域输出Y_i(k)借助乒乓缓存模块进行处理，乒乓缓存模块由第二复数乘法器和乒乓存储器组成，再经过第一多路复用器处理后输出M路子信号p_m(k)；

(6)步骤(5)所述的M路子信号p_m(k)经第一简单双口RAM、第二简单双口RAM后，再经第二多路复用器选择信号后得到输出P_M-m-1(k)；

(7)将P_M-m-1(k)与p_m(k)经减法器相减后得到q_m(k)，其中，q_m(k)＝p_m(k)-P_M-m-1(k)；将P_M-m-1(k)与p_m(k)经第一加法器相加后得到p_m(k)+P_M-m-1(k)，再经第三简单双口RAM取反后得到q_m+M(k)，其中，q_m+M(k)＝-p_m(k)-P_M-m-1(k)；将q_m(k)和q_m+M(k)组合后得到2M个输出q_s(k)＝{q₀(k),q₁(k),…,q_M-1(k),q_M(k),q_M+1(k),q_M+2(k),…,q_2M-1(k)}，0≤s<2M；

(8)将_qm(k)与系数β_m,0经第一乘法累加器MAC 31相乘后输出β_m,0*q_m(k)；将q_m+M(k)与系数β_m+M,0经第四乘法累加器MAC 34相乘后输出β_m+M,0*q_m+M(k)；第一单口RAM和第二单口RAM分别用于存储第k-1时刻的q_m(k-1)和第k-2符号周期的q_m(k-2)，将q_m(k-2)与2阶系数β_m,2经第二乘法累加器MAC 32相乘并与β_m,0*q_m(k)相加后得到t_m(k)，其中t_m(k)＝β_m,0*q_m(k)+β_m,2*q_m(k-2)；第三单口RAM和第四单口RAM分别用于存储第k-1时刻的q_m+M(k-1)和第k-2符号周期的q_m+M(k-2)，将q_m+M(k-2)与2阶系数β_m+M,2经第三乘法累加器MAC 33相乘并与β_m+M,0*q_m+M(k)相加后得到t_m+M(k)，其中t_m+M(k)＝β_m+M,0*q_m+M(k)+β_m+M,2*q_m+M(k-2)；将t_m(k)与t_m+M(k)经第二加法器并与模块经第二乘法器相乘后得到信号e(k)，e(k)即是在电力线上实际传输的2M个信号。

在所述步骤(5)中，乒乓存储器包含两个存储器，一个用于对Y_i(k)按所需顺序对数据进行重新排列，另一个用于写入新数据；

所需顺序为：Z_2i+1(k)＝Y_i(k),Z_2i(k)＝conj{Y_M-i(k)},i＝0,1,…,M/2-1，其中Y_i[k]为FFT的输出，conj{Y_m-i(k)}为Y_m-i(k)的共轭复数；

第二复数乘法器用于对排序后的结果Z_m(k)乘以第二旋转因子并取实部后得到M个输出p_m(k)，0≤k<M，其中，第二旋转因子定义为e^{-j(2m+1)π/4M}。

综上所述，本发明利用DCT的能量集中特性，极大减少运算量，实现实时数据处理；采用本发明有利于降低OFDM信号的峰均功率比，且抑制邻道干扰；本发明有利于资源共享，即在相同的FPGA设备上实现多个子载波，从而实现并行数据处理、资源消耗与资源利用率之间的最佳平衡。

Claims (6)

1.一种电力线宽带载波半并行发射机，其特征在于：包括：

离散余弦变换DCT模块，是对实信号进行变换，变换后在频域中得到的也是一个实信号；

矩阵模块，使离散余弦变换DCT模块的M个输出与两个矩阵相乘，可得到相互正交的2M个输出信号，用于降低信号的峰均功率比；

多相滤波器，利用多个低阶FIR滤波器来代替一个高阶FIR滤波器，用于降低计算量和抑制邻道干扰；

所述离散余弦变换DCT模块的输入端接r个原始信号数据点，所述离散余弦变换DCT模块的输出端输出M路子信号p_m(k)至矩阵模块的输入端，矩阵模块的输出端分别输出M路信号q_m(k)、M路信号q_m+M(k)至多相滤波器的输入端，所述多相滤波器的输出端作为发射机的输出端，所述多相滤波器的输出端输出用于在电力线上传输的信号即信号e(k)。

2.根据权利要求1所述的电力线宽带载波半并行发射机，其特征在于：所述离散余弦变换DCT模块由第一乘法器、第一复数乘法器、基2FFT模块、第二复数乘法器、乒乓存储器、第一多路复用器、第一旋转因子和第二旋转因子组成，所述第一乘法器的输入端接r个原始信号数据点，第一乘法器的输出端与第一复数乘法器的第一输入端相连，第一旋转因子的输出端与第一复数乘法器的第二输入端相连，第一复数乘法器的输出端与基2FFT模块的输入端相连，基2FFT模块的输出端分别与第二复数乘法器的第一输入端、乒乓缓存模块的输入端相连，第二复数乘法器、乒乓缓存模块之间双向通讯，第二旋转因子的输出端接第二复数乘法器的第二输入端，乒乓缓存模块的输出端与第一多路复用器的输入端相连，第一多路复用器的输出端输出M路子信号p_m(k)至矩阵模块的输入端。

3.根据权利要求1所述的电力线宽带载波半并行发射机，其特征在于：所述矩阵模块由第一简单双口RAM、第二简单双口RAM、第三简单双口RAM、地址发生器、第二多路复用器、减法器和第一加法器组成，所述第一简单双口RAM的第一输入端、第二简单双口RAM的第一输入端、减法器的第一输入端和第一加法器的第一输入端均接M路子信号p_m(k)，地址发生器的输出端分别与第一简单双口RAM的第二输入端、第二简单双口RAM的第二输入端、第三简单双口RAM的第一输入端相连，第一简单双口RAM、第二简单双口RAM的输出端均与第二多路复用器的输入端相连，第二多路复用器的输出端分别与减法器的第二输入端、第一加法器的第二输入端相连，减法器的输出端输出M路信号q_m(k)至多相滤波器，第一加法器的输出端与第三简单双口RAM的第二输入端相连，第三简单双口RAM的输出端输出M路信号q_m+M(k)至多相滤波器。

4.根据权利要求1所述的电力线宽带载波半并行发射机，其特征在于：所述多相滤波器由第一单口RAM、第二单口RAM、第三单口RAM、第四单口RAM、第一乘法累加器MAC、第二乘法累加器MAC、第三乘法累加器MAC、第四乘法累加器MAC、第二加法器、第二乘法器和模块组成，所述M路信号q_m(k)连接第一单口RAM和第一乘法累加器MAC的输入端，M路信号q_m+M(k)连接第三单口RAM和第四乘法累加器MAC的输入端，第一单口RAM的输出端连接第二单口RAM的输入端，第三单口RAM的输出端连接第四单口RAM的输入端，第二单口RAM和第一乘法累加器MAC的输出端连接第二乘法累加器MAC的输入端，第四单口RAM和第四乘法累加器MAC的输出端连接第三乘法累加器MAC模块的输入端，第二乘法累加器MAC和第三乘法累加器MAC的输出端连接第二加法器的输入端，第二加法器与模块的输出端连接第二乘法器的输入端，第二乘法器输出信号e(k)。

5.根据权利要求1至4中任一项所述的电力线宽带载波半并行发射机的实现方法，该方法包括下列顺序的步骤：

(1)以DR_TX表示M个子通道的总数据率，则每个子通道的数据率DR_ch为：DR_ch＝DR_TX/M，在半并行方式中，定义并行数为每个时钟周期内同时处理的采样通道数目，以r表示，r*f_clk≥DR_TX，f_clk为系统时钟频率；

(2)r个采样点v_l(n)经第一乘法器后得到输出信号x_l(n)，0≤l≤r，其中，v_l(n)表示第n个符号周期当中第l个载波上传输的信号，第一乘法器的矩阵元素为{θ_ij},0≤i,j<M；

(3)将步骤(2)所述的信号x_l(n)经第一复数乘法器乘以第一旋转因子后得到输出信号y_l(n)，其中，y_l(n)为复数，第一旋转因子定义为e^-jlπ/2M，然后令m＝m+r后返回步骤(2)，重复上述步骤(2)和步骤(3)，直到处理完得到M个复频域输出y_m(n)，0≤m<M；

(4)将步骤(3)所述的M个复频域输出y_m(n)经基2FFT模块后得到M个无序的复频域输出Y_i(k)，0≤i<M；

(5)将步骤(4)所述的M个复频域输出Y_i(k)借助乒乓缓存模块进行处理，乒乓缓存模块由第二复数乘法器和乒乓存储器组成，再经过第一多路复用器处理后输出M路子信号p_m(k)；

(6)步骤(5)所述的M路子信号p_m(k)经第一简单双口RAM、第二简单双口RAM后，再经第二多路复用器选择信号后得到输出P_M-m-1(k)；

(7)将P_M-m-1(k)与p_m(k)经减法器相减后得到q_m(k)，其中，q_m(k)＝p_m(k)-P_M-m-1(k)；将P_M-m-1(k)与p_m(k)经第一加法器相加后得到p_m(k)+P_M-m-1(k)，再经第三简单双口RAM取反后得到q_m+M(k)，其中，q_m+M(k)＝-p_m(k)-P_M-m-1(k)；将q_m(k)和q_m+M(k)组合后得到2M个输出q_s(k)＝{q₀(k),q₁(k),…,q_M-1(k),q_M(k),q_M+1(k),q_M+2(k),…,q_2M-1(k)}，0≤s<2M；

(8)将q_m(k)与系数β_m,0经第一乘法累加器MAC相乘后输出β_m,0*q_m(k)；将q_m+M(k)与系数β_m+M,0经第四乘法累加器MAC相乘后输出β_m+M,0*q_m+M(k)；第一单口RAM和第二单口RAM分别用于存储第k-1时刻的q_m(k-1)和第k-2符号周期的q_m(k-2)，将q_m(k-2)与2阶系数β_m,2经第二乘法累加器MAC相乘并与β_m,0*q_m(k)相加后得到t_m(k)，其中t_m(k)＝β_m,0*q_m(k)+β_m,2*q_m(k-2)；第三单口RAM和第四单口RAM分别用于存储第k-1时刻的q_m+M(k-1)和第k-2符号周期的q_m+M(k-2)，将q_m+M(k-2)与2阶系数β_m+M,2经第三乘法累加器MAC相乘并与β_m+M,0*q_m+M(k)相加后得到t_m+M(k)，其中t_m+M(k)＝β_m+M,0*q_m+M(k)+β_m+M,2*q_m+M(k-2)；将t_m(k)与t_m+M(k)经第二加法器并与模块经第二乘法器相乘后得到信号e(k)，e(k)即是在电力线上实际传输的2M个信号。

6.根据权利要求5所述的实现方法，其特征在于：在所述步骤(5)中，乒乓存储器包含两个存储器，一个用于对Y_i(k)按所需顺序对数据进行重新排列，另一个用于写入新数据；

所需顺序为：Z_2i+1(k)＝Y_i(k),Z_2i(k)＝conj{Y_M-i(k)},i＝0,1,…,M/2-1，其中Y_i[k]为FFT的输出，conj{Y_m-i(k)}为Y_m-i(k)的共轭复数；

第二复数乘法器用于对排序后的结果Z_m(k)乘以第二旋转因子并取实部后得到M个输出p_m(k)，0≤k<M，其中，第二旋转因子定义为e^{-j(2m+1)π/4M}。