CN114866384A - 一种高速率通信场景下的低复杂度频域均衡实现方法 - Google Patents

Abstract

本发明公开了一种高速率通信场景下的低复杂度频域均衡实现方法，该方法包括：对M路并行输入数据进行整流分块，每个块包含长度为N₁的循环前缀和长度为N₂的有效数据，记N＝N₁+N₂＝aM^Q，其中M、a和N均为2的正整数次幂且a≤M，Q为正整数，每个块的时钟周期数为N/M；对每块分别进行M路并行分级FFT，其级数为Q+1；FFT后的数据与均衡系数进行M路并行乘法完成频域均衡；均衡后的结果送入M路并行Q+1级分级IFFT；最后将每个块的N₂个有效数据截取输出。本发明提出的频域均衡方法采用了并行分级FFT/IFFT，可保证其处理速度与数据输入速度一致且所需乘法器个数最少，并且具有较低的处理延时，特别适用于多路并行处理的高速率通信系统。

Description

一种高速率通信场景下的低复杂度频域均衡实现方法

技术领域

本发明涉及无线通信领域，尤其涉及高速率通信场景下的低复杂度频域均衡实现方法。

背景技术

随着无线通信技术的快速发展和广泛应用，各种依赖于无线通信的高带宽业务不断涌现，同时人们对无线传输延时的要求也越来越高。在这种背景下，无线传输的速率需求呈爆炸式增长。无线传输由于信道的时变性，接收端的信号存在干扰和失真，造成误码。数字均衡作为无线传输基带的重要一部分，能够滤除信道引起的失真，消除干扰，从而保证信号解调的正确性。

常见的均衡方式包括时域均衡和频域均衡。时域均衡通过时域线性卷积达到目标，这包括最小均方误差(Least Mean Squares，LMS)、递归最小二乘(Recursive LeastSquares，RLS)等方案。不过，对于高速率通信模式，信号传输需要采用多路并行流水线实现方式，并且信道响应抽头数巨大，时域均衡需要大量的乘法资源，FPGA难以提供。频域均衡则将时域信号分块，按块为时域信号添加循环前缀(Cyclic Prefix，CP)后，由快速傅里叶变换(Fast Fourier Transformation，FFT)将时域信号转到频域，对于每一个频域分量由单抽头乘法实现对信道差异化的补偿，再由快速傅里叶反变换(Inverse Fast FourierTransformation，IFFT)将补偿后的频域信号转到时域，丢弃CP部分后即为补偿后的时域信号。得益于FFT/IFFT有低复杂度实现结构，频域均衡相对于时域均衡易获得更低的实现复杂度。

频域均衡实现结构如图1所示，记为输入时域数据，将前一个数据块的后N1个数据作为循环前缀(Cyclic Prefix,CP)和当前输入数据块的前N2个数据在时域上拼接为N＝N1+N2个数据x(n)(overlap操作)，送入N点FFT模块中得到频域数据X(n)。记S(n)为频域均衡补偿系数，将X(n)与S(n)点乘后得到补偿后的频域数据Y(n)，送入N点IFFT模块中得到补偿后的时域数据y(n)，将前N1点CP部分丢弃，保留后N2个数据得到有效的时域输出。

频域均衡关键之处是FFT/IFFT的实现，其处理速度和资源复杂度直接影响了均衡效果和实现复杂度。传统的FFT/IFFT实现方式一般基于IP croe，但IP Core支持串行模式，而高速通信需FFT/IFFT模块支持并行处理，无法直接采用。业内提出了一种并行化的方案，以FFT为例，如图2所示。N点FFT分为M路并行x1(n)～xM(n)，每路各N/M点，M路并行N/M点FFTIP core同时工作，输出的数据通过复数乘法器乘上旋转因子，最后通过M点并行FFT进行M通道数据融合，输出M路并行数据，X1(n)～XM(n)，每路各N/M点。

图2方案的问题是：没有充分利用并行化的优势，虽然是并行处理，但实际上为多个串行IP core的并行处理，IP core之间相互独立，此部分没有与并行路数很好地结合，使用了额外的开销。

发明内容

本发明的目的在于充分利用高速通信场景下多路并行输入的特点，简化频域均衡所需的FFT/IFFT的资源复杂度，同时利用部分旋转因子的特殊性，减少蝶形运算的乘法器个数，从而在减少FPGA资源占用的同时，提高处理速度。

为实现技术目的，本发明采用的技术方案如下：

本发明首先提供了一种高速率通信场景下的低复杂度频域均衡实现方法，其包括如下步骤：

1)对M路并行输入数据进行整流分块，每个块包含长度为N₁的循环前缀和长度为N₂的有效数据，记N＝N₁+N₂＝aM^Q，其中M、a和N均为2的正整数次幂且a≤M，Q为正整数，每个块的时钟周期数为N/M；

2)对每块分别进行N点M路并行分级FFT，其级数为Q+1；

3)并行分级FFT后的数据与均衡系数进行M路并行乘法完成频域均衡；

4)频域均衡后的结果送入M路并行分级IFFT，其级数为Q+1；最后将每个块的N₂个有效数据截取输出。

进一步的，在所述步骤2)中，整流分块后的数据分Q+1级做FFT，第一级为并行M/a个a点并行流水线FFT模块，第二级为M点并行FFT模块，第一级被第二级调用1次；第三级为M点并行流水线FFT模块，第二级被第三级分时调用M次；第四级为M点并行流水线FFT模块，第三级被第四级分时调用M次；以此类推，第i级为M点并行流水线FFT模块，第i级被第i+1级分时调用M次，i＝2、3…Q；最后，第Q+1级为M点并行流水线FFT模块，第Q级被第Q+1级分时调用M次。

进一步的，所述步骤2)具体为：对于步骤1)整流分块后的输入时域数据x₁(n)、x₂(n)…x_M(n)，其中n＝1,2,…，aM^Q-1，Q为正整数，每个块的数据用矩阵X表示；经过整流模块a调整顺序变为x₁ ^a(n)、x₂ ^a(n)…x_M ^a(n)，变换后的和数据用矩阵X^a表示，X^a输入第一级并行M/N个a点并行流水线FFT模块中，第一级M/a个a点并行流水线FFT模块输出的结果x₁ ^A(n)、x₂ ^A(n)…x_M ^A(n)用矩阵X^A表示；

X^A经整流模块b，调整顺序后输出值为x₁ ^b(n)、x₂ ^b(n)…x_M ^b(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块b的输出用矩阵X^b表示；经过M次M路并行a组分组乘法1乘上旋转因子后变为x₁ ^b'(n)、x₂ ^b'(n)…x_M ^b'(n)，用矩阵X^b'表示；X^b'输入第二级M点并行流水线FFT模块中，第二级M点并行流水线FFT模块输出的结果x₁ ^B(n)、x₂ ^B(n)…x_M ^B(n)用矩阵X^B表示；

X^B经整流模块c调整顺序后输出值为x₁ ^c(n)、x₂ ^c(n)…x_M ^c(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块c的输出用矩阵X^c表示；经过并行分组乘法2乘上旋转因子后变为x₁ ^c'(n)、x₂ ^c'(n)…x_M ^c'(n)，用矩阵X^c'表示；X^c'输入第三级M点并行流水线FFT模块中；

以此类推，第i级M点并行流水线FFT模块输出的结果Xⁱ经整流模块i+1调整顺序后输出值为x₁ ⁱ⁺¹(n)、x₂ ⁱ⁺¹(n)…x_M ⁱ⁺¹(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块i+1的输出用矩阵Xⁱ⁺¹表示；经过并行分组乘法i乘上旋转因子后用矩阵X^(i+1)'表示；X^(i+1)'输入第i+1级M点并行流水线FFT模块中；i＝1、2、3…Q；

最后，第Q+1级M点并行流水线FFT模块输出的结果

经整流模块q调整顺序后最终输出频域数据X₁(n)、X₂(n)…X_M(n)，用矩阵

表示。

在本发明的一个优选实施方案中，分组乘法i将N点乘法分为M^Q-i块,i＝1、2、3…Q，块和块之间的旋转因子相同，每个块分为aM^i-1组，每组为M路并行；每个块的旋转因子如下式所示：

本发明所提出的均衡方式，可进一步分为有反馈和无反馈方式，其中，有反馈方式可以根据后续的解调判决误差自适应调整均衡系数，而无反馈方式的均衡系数固定。此外，由于并行分级FFT与IFFT的输入和输出均有整形，可将FFT的输出整形和IFFT的输入整形合并，以此能在实际使用中减少资源的消耗。

本发明提出的高速率通信场景下的低复杂度频域均衡实现方法，能够满足多路并行数据流水线输入条件下无缓存均衡，且相较于传统均衡，延时更低，资源占用更少。

本发明提出的并行分级FFT/IFFT方式，实现了满时序FFT/IFFT，且相较于传统FFT/IFFT所需的复数乘法器用量最少。

本发明提出的改进蝶形运算，在减少了蝶形运算所需的复数乘法器的同时，降低了延时。

附图说明

图1为传统均衡示意图；

图2为传统FFT示意图；

图3为本发明均衡示意图；

图4为并行分级FFT/IFFT分级流程图；

图5为并行分级FFT示意图；

图6为改进蝶形运算分解示意图；

图7为32点改进蝶形运算示意图；

图8为1024点32路并行分级FFT示意图；

图9为1024点16路并行分级FFT示意图；

图10为带反馈均衡FFT分时复用示意图；

图11为不带反馈均衡FFT分时复用示意图。

具体实施方式

下面结合具体实施方式对本发明做进一步阐述和说明。所述实施例仅是本公开内容的示范且不圈定限制范围。本发明中各个实施方式的技术特征在没有相互冲突的前提下，均可进行相应组合。

本发明实现方法如图3所示，对M路并行输入数据进行整流分块，每个块为N点M路并行数据x₁(n)、x₂(n)…x_M(n)(M和N均为2的正整数次幂)，每个块中效数据长度是N₂个M路并行数据

(数据间有一定的时间间隙，保证overlap后数据不会溢出)，CP长度是N₁个M路并行数据(N＝N₁+N₂)。输入数据

经过整流分块模块后得到x₁(n)、x₂(n)…x_M(n)送入并行分级FFT将时域数据转为频域数据X₁(n)、X₂(n)…X_M(n)，将频域数据与均衡补偿频域数据S₁(n)、S₂(n)…S_M(n)经过N/M次M点复数乘法进行频域均衡后得到均衡后的数据Y₁(n)、Y₂(n)…Y_M(n)，送入并行分级IFFT模块将频域数据转为时域y₁(n)、y₂(n)…y_M(n)，最后经过数据截取模块截取有效数据

对于N点，M路并行分级FFT，N和M均为2的正整数次幂。N＝a*M^Q(a≤M，a为2的正整数次幂，Q为正整数)，分Q+1级，第一级为并行M/a个a点并行FFT，第二级为M点并行FFT，第三级为M点并行FFT，第一第二级被第三级分时调用M次；第四级为M点并行FFT，第三级被第四级分时调用M次；以此类推，第Q+1级为M点并行FFT，第Q级被第Q+1级分时调用M次。流程如图4所示。

实现过程如图5所示。图5中的整流模块的功能为多种数据位置变化的合并。以Q＝2为例，Q为其他值时以此类推。输入时域数据x₁(n)、x₂(n)…x_M(n)(n＝1,2,…，aM)，每个块的数据用矩阵X表示(式(1))，经过整流模块a调整顺序变为x₁ ^a(n)、x₂ ^a(n)…x_M ^a(n)，变换后的和数据用矩阵X^a表示(式(2)～(3))；输入第一级并行M/N个a点并行流水线FFT模块中。第一级M/a个a点并行流水线FFT模块调用M次后的结果x₁ ^A(n)、x₂ ^A(n)…x_M ^A(n)用矩阵X^A表示(式(4)～式(5))；经整流模块b，第1～a次调用的输出值为x₁ ^b(n)，第a+1～2a次调用的输出值为x₂ ^b(n)，以此类推，第(M-1)a+1～aM次调用的输出值为x_M ^b(n)，用矩阵X^b表示(式(6)～式(7))；经过M次M路并行a组分组乘法1乘上旋转因子后变为x₁ ^b'(n)、x₂ ^b'(n)…x_M ^b'(n)，用矩阵X^b'表示(式(8))；输入第二级M点并行流水线FFT模块中，第二级M点并行流水线FFT模块调用a*M²次后的结果x₁ ^B(n)、x₂ ^B(n)…x_M ^B(n)，用矩阵X^B表示(式(9)～式(10))经整流模块c，第1～a*M次调用的输出值为x₁ ^c(n)，第a*M+1～2*a*M次调用的输出值为x₂ ^c(n)，以此类推，第(M-1)*a*M+1～a*M²次调用的输出值为x_M ^c(n)，用矩阵X^c表示(式(11)～式(12))；经过aM次M路并行分组乘法2乘上旋转因子后变为x₁ ^c'(n)、x₂ ^c'(n)…x_M ^c'(n)，用矩阵X^c'表示(式(13))输入第三级M点并行流水线FFT模块中，输出的结果X'₁(n)、X'₂(n)…X'_M(n)，用矩阵

表示(式(14))，经整流模块q调整顺序后最终输出频域数据X₁(n)、X₂(n)…X_M(n)，用矩阵

表示(式(15)～式(16))。

式中X^a _jm如式(3)所示：

式中：

式中X^A _jm如式(5)所示：

式中

式中X^b _mj如式(7)所示：

式中

式中W₁为分组乘法1的旋转因子，在下文分组乘法章节中列出(式(18))。

式中X^B _i如式(10)所示：

式中：i＝1、2…M。

式中X^c _i如式(12)所示：

式中：i＝1、2…M。

式中W₂为分组乘法2的旋转因子(式(19))，在下文分组乘法章节中列出。

式中：

式中：i＝1、2…M。

对于分组乘法1，将N点乘法分为M块，块和块之间的旋转因子相同，每个块分为a组，每组为M路并行。每个块的旋转因子如式(17)所示。

则式(8)中的旋转因子如式(18)所示：

对于分组乘法2，将N*M点乘法分为1块，每个块分为aM组，每组为M路并行。每个块的旋转因子如式(19)所示。

观察W₁和W₂可以发现：第一行旋转因子为1，即不需要做乘法操作，在实现时，并行第1路数据直接打拍透传，第2～M路做乘法处理，这样每个分组乘法模块即可减少一个乘法器。分级越多，减少的乘法器个数越多。

对于并行FFT模块，采用蝶形运算原理，本发明对蝶形运算做了优化。将旋转因子细分为1、-i和其他三种情况。当旋转因子为1时，蝶形运算就是纯加/减法运算；当旋转因子为-i时，蝶形运算为实部取反后实部虚部交换和加法/减运算；当旋转因子为其他数时蝶形运算为复数乘法和加/减法运算。那么蝶形运算分为纯加/减法，加/减法和交换，加/减法和复数乘三种情况，由于在FPGA流水线处理中，交换和复数乘法的延时时间不同，因此将三种蝶形运算进一步细化为6种，即纯加/减法①、加/减法加d₁个时钟的延时②、加/减法加d₂个时钟的延时③、交换④、交换加d₃个时钟的延时⑤、复数乘⑥。如图6所示。其中d₁为交换所需的时钟个数，d₂为复数乘法所需的时钟个数，d₃为交换和复数乘法所需的时钟个数差。

以基2法M＝2^m点蝶形运算为例，第一级为加法运算，调用M/2¹个①；第二级为加法和交换，调用M/2²个②和M/2²个④；第三级为加法、交换和乘法，调用M/2³个③、M/2³个⑤和M/2-M/2^3-M/2³个⑥；此后第i级均为加法、交换和乘法，调用M/2ⁱ个③、M/2ⁱ个⑤和M/2-M/2^i-M/2ⁱ个⑥。可以得出，M点蝶形运算所需的复数乘法器个数N_B如式(20)所示，所需的时间为m+d₃*(m-2)+d₁。

和传统蝶形运算所需的m*2^m-1个复数乘法器将比，本发明提出的改进蝶形运算减少了2^m+2^m-1-2个复数乘法器。同时，由于第一第二级蝶形运算没有复数乘法，相比于传统的蝶形运算m+d₃*m个周期，本发明的蝶形运算减少了2*d₃-d₁个时钟周期的延时。

以m＝5为例，基2法蝶形运算过程如图7所示。图中

为当前蝶形运算的旋转因子，i＝0、1…15。x(j)为时域信号，X(j)为频域信号，j＝0、1…31。

对于并行分级IFFT，与FFT相比仅有旋转因子为FFT旋转因子的共轭的差别，其余操作均一致，此处不做赘述。

本发明所提出的均衡方式，可进一步分为有反馈和无反馈方式，其中，有反馈方式可以根据后续的解调判决误差自适应调整均衡系数，而无反馈方式的均衡系数固定。有反馈方式如图10所示。输入数据为

经过数据重叠

再经过并行分级FFT求得数据频域

X(n)取共轭与频域反馈均衡误差

一一相乘得到频域均衡系数更新量

经过并行分级IFFT后得到时域均衡系数更新量

利用数据帧之间的空隙，通过分时复用并行分级FFT，将反馈调整系数b(n)和信道估计结果

转为频域。经过均衡系数更新后得到频域均衡系数

对每一帧，将p(n)转到频域后求解初始频域均衡系数S(n)，对于每一块，将调整系数b(n)转至频域后不断更新均衡系数S(n)。

无反馈方式如图11所示。无反馈时，利用数据帧之间的空隙，通过分时复用并行分级FFT将预估均衡系数和数据转为频域。

实施例：

(1)32路并行均衡，每个块有效数据为896点，循环前缀为128点，则一个块为1024点数据，并行路数为32，一个块包括32个时钟周期。所采用并行分级FFT/IFFT为32路并行1024点分级FFT/IFFT。

32路并行1024点分级FFT/IFFT功能框图如图8所示。

对于32路并行1024点分级FFT，输入用矩阵表示：

根据上述分级方式，分为2级(2⁵*2⁵＝32*32)，第一级为1个32点并行流水线FFT，第二级为32点并行流水线FFT。整流a的功能为x的转置，转置后得到

经过第一级1个32点并行流水线FFT得到

整流b的功能为X^A的转置，转置后得到

送入并行分组乘法1，得到b’，并行分组乘法1系数矩阵为

分组乘法后送入第二级32点并行流水线FFT后经过转置即为最终的频域输出

对于32路并行1024点分级IFFT，并行分组乘法1系数矩阵为

其余操作均与对于32路并行1024点分级FFT一致，此处不做赘述。

本发明1024点32路并行FFT/IFFT所需乘法器个数为99个，比于传统所需176个乘法器，本发明减少了43.75％。

(2)16路并行均衡，每个块有效数据为896点，循环前缀为128点，则一个块为1024点数据，并行路数为16，一个块包括64个时钟周期。所采用并行分级FFT/IFFT为16路并行1024点分级FFT/IFFT。

16路并行1024点分级FFT/IFFT功能框图如图9所示。

输入用矩阵表示：

根据上述分级方式，分为3级(2²*2⁴*2⁴＝4*16*16)，第一级为4个4点并行流水线FFT，第二级为16点并行流水线FFT。整流后的矩阵X^a＝[X^a ₁ X^a ₂ … X^a ₁₆]其中

经过第一级4个4点并行流水线FFT得到矩阵X^A＝[X^A ₁ X^A ₂ … X^A ₁₆]其中，

整流b将X^A _i按行等分成4份后按列并行拼接，拼接后做转置。整流后的矩阵X^b＝[X^b ₁ X^b ₂ … X^b ₁₆]。其中

送入并行分组乘法1，并行分组乘法1系数矩阵为

其中

分组乘法后得到X^b’，送入第二级16点并行流水线FFT后得到X^B＝[X^B ₁ X^B ₂ … X^B ₁₆]，其中，

整流c将X^B _i，i＝1,2,…，16(单个)按列拼接为1行64列的矩阵，再将X^B _i按行拼接。整流后的矩阵

送入并行分组乘法2，得到X^c’，并行分组乘法系数矩阵为

分组乘法后送入第三级16点并行流水线FFT后得到，

整流q将

进行转置，将转置后的矩阵每一列等分成4份后拼接为16行4列的子矩阵，再将拼接后的子矩阵按列拼接为16行64列的矩阵，即为最终的频域输出

其中

对于16路并行1024点分级IFFT，并行分组乘法1系数矩阵为

其中

并行分组乘法2系数矩阵为

其余操作均与对于32路并行1024点分级FFT一致，此处不做赘述。

本发明1024点16路并行FFT/IFFT所需乘法器个数为46个，相较于传统所需80个乘法器，本发明减少了42.5％。可见，本发明提出的高速率通信场景下的低复杂度频域均衡实现方法，能够满足多路并行数据流水线输入条件下无缓存均衡，且相较于传统均衡，延时更低，资源占用更少。本发明提出的并行分级FFT/IFFT方式，实现了满时序FFT/IFFT，且相较于传统FFT/IFFT所需的复数乘法器用量最少。本发明提出的改进蝶形运算，在减少了蝶形运算所需的复数乘法器的同时，降低了延时。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (9)

1.一种高速率通信场景下的低复杂度频域均衡实现方法，其特征在于包括如下步骤：

1)对M路并行输入数据进行整流分块，每个块包含长度为N₁的循环前缀和长度为N₂的有效数据，记N＝N₁+N₂＝aM^Q，其中M、a和N均为2的正整数次幂且a≤M，Q为正整数，每个块的时钟周期数为N/M；

2)对每块分别进行N点M路并行分级FFT，其级数为Q+1；

3)并行分级FFT后的数据与均衡系数进行M路并行乘法完成频域均衡；

4)频域均衡后的结果送入M路并行分级IFFT，其级数为Q+1；最后将每个块的N₂个有效数据截取输出。

2.根据权利要求1所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，在所述步骤2)中，整流分块后的数据分Q+1级做FFT，第一级为并行M/a个a点并行流水线FFT模块，第二级为M点并行FFT模块，第一级被第二级调用1次；第三级为M点并行流水线FFT模块，第二级被第三级分时调用M次；第四级为M点并行流水线FFT模块，第三级被第四级分时调用M次；以此类推，第i级为M点并行流水线FFT模块，第i级被第i+1级分时调用M次，i＝2、3…Q；最后，第Q+1级为M点并行流水线FFT模块，第Q级被第Q+1级分时调用M次。

3.根据权利要求2所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，所述步骤2)具体为：

对于步骤1)整流分块后的输入时域数据x₁(n)、x₂(n)…x_M(n)，其中n＝1,2,…，aM^Q-1，Q为正整数，每个块的数据用矩阵X表示；经过整流模块a调整顺序变为x₁ ^a(n)、x₂ ^a(n)…x_M ^a(n)，变换后的和数据用矩阵X^a表示，X^a输入第一级并行M/N个a点并行流水线FFT模块中，第一级M/a个a点并行流水线FFT模块输出的结果x₁ ^A(n)、x₂ ^A(n)…x_M ^A(n)用矩阵X^A表示；

X^A经整流模块b，调整顺序后输出值为x₁ ^b(n)、x₂ ^b(n)…x_M ^b(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块b的输出用矩阵X^b表示；经过M次M路并行a组分组乘法1乘上旋转因子后变为x₁ ^b'(n)、x₂ ^b'(n)…x_M ^b'(n)，用矩阵X^b'表示；X^b'输入第二级M点并行流水线FFT模块中，第二级M点并行流水线FFT模块输出的结果x₁ ^B(n)、x₂ ^B(n)…x_M ^B(n)用矩阵X^B表示；

X^B经整流模块c调整顺序后输出值为x₁ ^c(n)、x₂ ^c(n)…x_M ^c(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块c的输出用矩阵X^c表示；经过并行分组乘法2乘上旋转因子后变为x₁ ^c'(n)、x₂ ^c'(n)…x_M ^c'(n)，用矩阵X^c'表示；X^c'输入第三级M点并行流水线FFT模块中；

以此类推，第i级M点并行流水线FFT模块输出的结果Xⁱ经整流模块i+1调整顺序后输出值为x₁ ⁱ⁺¹(n)、x₂ ⁱ⁺¹(n)…x_M ⁱ⁺¹(n)，n＝1,2,…，aM^Q-1，Q为正整数，整流模块i+1的输出用矩阵Xⁱ⁺¹表示；经过并行分组乘法i乘上旋转因子后用矩阵X^(i+1)'表示；X^(i+1)'输入第i+1级M点并行流水线FFT模块中；i＝1、2、3…Q；

最后，第Q+1级M点并行流水线FFT模块输出的结果

经整流模块q调整顺序后最终输出频域数据X₁(n)、X₂(n)…X_M(n)，用矩阵

表示。

4.根据权利要求3所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，分组乘法i将N点乘法分为M^Q-i块,i＝1、2、3…Q，块和块之间的旋转因子相同，每个块分为aM^i-1组，每组为M路并行；每个块的旋转因子如下式所示：

5.根据权利要求2所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，所述M点并行流水线FFT模块采用蝶形运算原理，根据旋转因子将蝶形运算分为：

1)纯加/减法，对应旋转因子为1，

2)加/减法和交换，对应旋转因子为i，

3)加/减法和复数乘三种情况，对应旋转因子为除1和i的情况；

由于在FPGA流水线处理中，交换和复数乘法的延时时间不同，因此将三种蝶形运算细化为6种，即：①纯加/减法运算、②加/减法运算加d1个时钟的延时、③加/减法运算加d2个时钟的延时、④加/减法和交换、⑤加/减法和交换加d3个时钟的延时、⑥加/减法和复数乘。

6.根据权利要求1所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，步骤4)中的并行分级IFFT，与步骤2)中的并行FFT相比仅有其旋转因子为FFT旋转因子的共轭的差别，其余操作均一致。

7.根据权利要求1所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，所述方法为有反馈方式，即根据后续的解调判决误差自适应调整均衡系数；具体的，并行分级FFT求得数据频域

X(n)取共轭与频域反馈均衡误差

一一相乘得到频域均衡系数更新量

经过并行分级IFFT后得到时域均衡系数更新量

利用数据帧之间的空隙，通过分时复用并行分级FFT，将反馈调整系数b(n)和信道估计结果

转为频域；经过均衡系数更新后得到频域均衡系数

对每一帧，将p(n)转到频域后求解初始频域均衡系数S(n)，对于每一块，将调整系数b(n)转至频域后不断更新均衡系数S(n)。

8.根据权利要求1所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，所述方法为无反馈方式，即每帧数据之间均衡系数固定，为信道估计结果，可分时复用FFT将时域数据x(n)和信道估计结果p(n)转为频域。

9.根据权利要求1所述的高速率通信场景下的低复杂度频域均衡实现方法，其特征在于，所述方法中，可将FFT的输出整形和IFFT的输入整形合并，以此能在实际使用中减少资源的消耗。

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