CN113961870A - 应用于脑电信号处理的fft芯片电路及其设计方法、装置 - Google Patents

应用于脑电信号处理的fft芯片电路及其设计方法、装置 Download PDF

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胡立志
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Abstract

本发明公开了一种应用于脑电信号处理的FFT芯片电路及其设计方法、装置，包括：基2流水线结构单元、控制单元和ROM存储单元；所述基2流水线结构单元包括至少N级设有控制接口的蝶形运算单元；ROM存储单元与控制单元和每级蝶形运算单元的输出端连接；每级蝶形运算单元上的控制接口均与控制单元的输出端连接，两级蝶形运算单元之间通过布斯乘法器连接，控制单元控制选择蝶形运算的方式和从ROM存储单元中读取相应的旋转因子。通过该应用于脑电信号处理的FFT芯片电路实施，不仅可以实现点数的自由选择，相比与现有的FFT运算电路，本申请的通用性更加，且蝶形运算采用布斯乘法器，这样的设置使得其乘法运算的功耗占用更小，进一步减少的乘法运算的延时。

Description

应用于脑电信号处理的FFT芯片电路及其设计方法、装置
技术领域
本发明涉及信号处理技术领域，尤其涉及一种应用于脑电信号处理的FFT芯片电路及其设计方法、装置。
背景技术
随着科学技术的不断发展，尤其是数字信号处理芯片技术，目前将数字信号处理芯片应用于实现脑电信号的处理已越来越普及，在现有技术中，实现脑电信号处理的芯片中，主要是采用FIR时域分析和FFT频域分析两种方式来实现脑电信号的处理，但是FIR时域分析方式无法全面分析脑电信号特征。而目前采用FFT频域分析方式虽然能较好地分析得到脑电信号特征，但是目前实现的FFT频域分析实现都是固定点数，无法实现多点数的FFT变化，并且其乘法运算较多，导致最终完成运算所占用的功耗较多，并且延时大。
发明内容
本发明的主要目的在于提供了一种应用于脑电信号处理的FFT芯片电路及其实现方法、装置，以解决现有的FFT频域分析中，无法实现不同点数的FFT变换，且功耗较多的问题。
本发明第一方面提供了一种应用于脑电信号处理的FFT芯片电路，所述应用于脑电信号处理的FFT芯片电路包括：基2流水线结构单元、控制单元和ROM存储单元；所述基2流水线结构单元包括至少N级设有控制接口的蝶形运算单元；
所述ROM存储单元，用于存储每级所述蝶形运算单元所需的旋转因子，其均与所述控制单元和每级所述蝶形运算单元的输出端连接；
每级所述蝶形运算单元上的控制接口均与所述控制单元的输出端连接，两级所述蝶形运算单元之间通过乘法器连接；
所述控制单元控制选择所述基2流水线结构单元中的蝶形运算单元的组合方式和控制每级所述蝶形运算单元从所述ROM存储单元中读取相应的旋转因子。
可选的，所述乘法器设置于所述基2流水线结构单元中，所述乘法器的输入端分别与所述蝶形运算单元的输出端和所述ROM存储单元连接，所述乘法器的输出端与下一级所述蝶形运算单元的输入端连接。
可选的，所述蝶形运算单元包括第一多路选择器、第二多路选择器、第一加法器、第二加法器和延时器组，所述延时器组包括至少一个延时器；
所述第一多路选择器的第一输入端与所述第一加法器的输出端连接，所述第一多路选择器的第二输入端与所述第一加法器的第二输入端和所述第二加法器的第一输入端连接，所述第一加法器的第一输入端与所述延时器组的输出端连接，所述延时器组的输入端与所述第一多路选择器的输出端连接；
所述第二多路选择器的第一输入端与所述第二加法器的输出端连接，所述第二多路选择器的第二输入端与所述第二加法器的第二输入端和所述第一加法器的第一输入端连接，所述第二加法器的第一输入端与所述第一加法器的第二输入端连接，所述第二加法器的第二输入端与所述第一加法器的第一输入端连接；
所述第一多路选择器的控制端与所述第二多路选择器的控制端和所述控制单元的输出端连接，所述第二多路选择器的输出端与所述乘法器的输出端连接。
可选的，各所述乘法器根据所述控制单元发送的驱动信号从所述ROM存储单元中读取对应的旋转因子，并将所述旋转因子与所述乘法器的上一级蝶形运算单元的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元的输入信号，以实现FFT变换。
可选的，所述乘法器为16位有符号的布斯乘法器。
本发明第二方面提供了一种FFT处理装置，包括如上任一项所述的应用于脑电信号处理的FFT芯片电路、处理器和存储器；
所述存储器中存储有基于复数计算程序；
所述处理器读取所述复数计算程序，并基于所述复数计算程序生成控制信号发送至所述应用于脑电信号处理的FFT芯片电路中的控制单元；
所述控制单元根据所述控制信号生成驱动信号，并基于所述驱动信号从所述基2流水线结构单元中选择对应的级别的蝶形运算单元接通，确定所述基2流水结构单元的FFT变换点数；
所述控制单元控制所述乘法器从所述ROM存储单元中读取对应的旋转因子与所述乘法器的上一级蝶形运算单元的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元的输入信号，以实现FFT变换。
本发明第二方面提供了一种应用于脑电信号处理的FFT芯片电路设计方法，所述应用于脑电信号处理的FFT芯片电路包括：基2流水线结构单元、控制单元和ROM存储单元，其特征在于，所述方法包括：
在所述基2流水线结构单元上设置至少N级蝶形运算单元，在每级所述蝶形运算单元上设置控制接口；
在所述ROM存储单元配置每级所述蝶形运算单元所需的旋转因子；
在两级所述蝶形运算单元之间设置乘法器，并将每级所述蝶形运算单元上的控制接口与所述控制单元的输出端连接，所述ROM存储单元与所述控制单元和每级所述蝶形运算单元的输出端连接，所述控制单元控制选择所述基2流水线结构单元中的蝶形运算单元的组合方式和控制每级所述蝶形运算单元从所述ROM存储单元中读取相应的旋转因子。
可选的，所述在两级所述蝶形运算单元之间设置乘法器包括：在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器。
可选的，所述在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器还包括：
将所述布斯乘法器设置于所述基2流水线结构单元中，通过所述布斯乘法器将其基于所述控制单元发送的驱动信号从所述ROM存储单元中读取对应的旋转因子，与所述布斯乘法器的上一级蝶形运算单元的输出信号进行乘法运算，并发送至下一级蝶形运算单元。
可选的，所述应用于脑电信号处理的FFT芯片电路设计方法还包括：利用MATLAB计算各级的蝶形运算单元的旋转因子，并存储于所述ROM存储单元中。
有益效果：
本发明的技术方案中，该应用于脑电信号处理的FFT芯片电路包括基2流水线结构单元、控制单元和ROM存储单元；所述基2流水线结构单元包括至少N级设有控制接口的蝶形运算单元；ROM存储单元与控制单元和每级蝶形运算单元的输出端连接；每级蝶形运算单元上的控制接口均与控制单元的输出端连接，两级蝶形运算单元之间通过布斯乘法器连接，控制单元控制选择蝶形运算的方式和从ROM存储单元中读取相应的旋转因子，以实现选择不同级的蝶形运算单元工作，从而实现了对输入信号的频域分析，同时还能根据实际需要选择蝶形运算单元工作，以实现不同点数的FFT变换，并且通过这样的应用于脑电信号处理的FFT芯片电路实现运算，消耗的运算资源也较少，较少了运算功耗。
附图说明
图1为本发明提供的应用于脑电信号处理的FFT芯片电路的引脚设计的整体框图；
图2为本发明提供的一种FFT芯片电路结构图；
图3为本发明提供的另一种FFT芯片电路结构图；
图4为本发明提供的蝶形运算单元的电路原理图；
图5为本发明提供的十一级蝶形运算单元的FFT芯片电路的电路原理；
图6为本发明提供的布斯乘法器的编码原理图；
图7为本发明提供的FFT处理装置结构图；
图8为本发明提供的一种FFT芯片电路设计方法的流程图。
具体实施方式
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
针对于现有技术中的FFT电路，只能通过固定的蝶形运算单元进行点数的变换运算，不能选择蝶形单元组成不同点数的变换运算，导致了FFT电路的通用性较低，基于此，本发明实施例中提供了一种应用于脑电信号处理的FFT芯片电路，该电路中通过在基2流水线结构单元上设置控制接口和控制单元，基于控制单元控制控制接口，以实现对蝶形运算单元的级别选择，以实现基2流水线结构单元中的蝶形运算单元组合成多种点数的变换运算电路，解决了现有技术中无法实现不同点数的问题，提高了应用于脑电信号处理的FFT芯片电路的通用性。并且在两级蝶形运算单元之前还设置有乘法器，通过该乘法器可以减低变换原酸过程的计算时延，提高了FFT变换的运算效率。
下面通过具体实施方式结合附图对本发明做进一步详细说明。
请参阅图1和2所示，为本发明实施例中的一种应用于脑电信号处理的FFT芯片电路结构，该应用于脑电信号处理的FFT芯片电路包括：基2流水线结构单元110、控制单元120和ROM存储单元130；所述基2流水线结构单元110包括至少N级设有控制接口112的蝶形运算单元111；
所述ROM存储单元130，用于存储每级所述蝶形运算单元111所需的旋转因子，其均与所述控制单元120的输出端连接和每级所述蝶形运算单元111的输出端连接；
每级所述蝶形运算单元111上的控制接口112均与所述控制单元120的输出端连接，两级所述蝶形运算单元111之间通过乘法器113连接。
在本实施例中，所述控制单元120根据复数算法程序中设定的变换点数生成驱动信号，基于驱动信号控制N级蝶形运算单元之间的接通与断开，从而实现对应点数的运算，例如输入驱动信号是接通第一到十一级蝶形运算单元，则实现2048点的变换运算，若输入驱动信号是接通第一到六级蝶形运算单元，则实现64点的变换运算。
在本实施例中，所述乘法器113设置于所述基2流水线结构单元110中，所述乘法器113的输入端分别与所述蝶形运算单元111的输出端和所述ROM存储单元130连接，所述乘法器113的输出端与下一级所述蝶形运算单元111的输入端连接。
在实际应用中，基2流水线结构单元中的N级蝶形运算单元是依次串联连接，在两级蝶形运算单元111之间设置乘法器113，该乘法器113接收蝶形运算单元111发送的信号后，将该信号与ROM存储单元130中的旋转因子进行乘法运算，以减少运算的时延。同时每个蝶形运算单元111都设置有一个控制接口112，通过该控制接口112可以控制对应级的蝶形运算单元111在整个电路中的接通情况，以实现对应点数的运算。
在本实施例中，所述蝶形运算单元111包括蝶形运算流水结构1111和延时器组1112，该延时器组1112包括至少一个延时器D，而具体设置延时器D的数量可以是根据蝶形运算单元111所在的级别来确定，一般来说，第一级的蝶形运算单元111中设置N个延时器D，第二级的蝶形运算单元111中设置N-1个延时器D，第N级的蝶形运算单元111中设置一个延时器D，依次类推，具体如图3所示。
在实际应用中，所述乘法器113设置在基2流水线结构单元110中，具体是设置在每级蝶形运算单元111之前或者之后(即是设置在蝶形运算流水结构1111中)，若是设置在蝶形运算单元111之后时，所述乘法器113的输入端分别与当前级的蝶形运算单元111的输出端和所述ROM存储单元130连接，所述乘法器113的输出端与下一级的蝶形运算单元111的输入端连接。每级蝶形运算单元111中的输入为上一级蝶形运算单元111中乘法器113的输出。
进一步的，若是设置在蝶形运算单元111之前时，所述乘法器113的输入端分别与上一级的蝶形运算单元111的输出端和所述ROM存储单元130连接，所述乘法器113的输出端与当前级的蝶形运算单元111的输入端连接。每级蝶形运算单元111中的输出作为下一级蝶形运算单元111中乘法器113的输入或者是每级蝶形运算单元111中的输入为当前级的蝶形运算单元111中乘法器113的输出。
所述蝶形运算单元111由蝶形运算流水结构1111和延时器组1112的结构组成之外，还可以采用以下结构设计得到，该蝶形运算单元111包括至少两个多路选择器、至少两个加法器和至少一个延时器组成，具体的以两个多路选择器、两个加法器和一个延时器为例说明，如图4所示，该蝶形运算单元111包括第一多路选择器11101、第二多路选择器11102、第一加法器11103、第二加法器11104和延时器组11105，所述延时器组11105包括至少一个延时器D；
所述第一多路选择器11101的第一输入端与所述第一加法器11103的输出端连接，所述第一多路选择器11101的第二输入端与所述第一加法器11103的第二输入端和所述第二加法器11104的第一输入端连接，所述第一加法器11103的第一输入端与所述延时器组11105的输出端连接，所述延时器组11105的输入端与所述第一多路选择器11101的输出端连接；
所述第二多路选择器11102的第一输入端与所述第二加法器11104的输出端连接，所述第二多路选择器11102的第二输入端与所述第二加法器11104的第二输入端和所述第一加法器11103的第一输入端连接，所述第二加法器11104的第一输入端与所述第一加法器11103的第二输入端连接，所述第二加法器11104的第二输入端与所述第一加法器11103的第一输入端连接；
所述第一多路选择器11101的控制端与所述第二多路选择器11102的控制端和所述控制单元120的输出端连接，所述第二多路选择器11102的输出端与所述乘法器113的输出端连接。
在实际应用中，该蝶形运算单元111中的加法器和多路选择器还可以设置为三个以上，具体根据实际需求设置，其加法器和多路选择器的连接关系，与上述两个的相同，而加法器的输入端是两两交叉连接。
在本实施例中，为了进一步缩短运算的时延，其乘法器113优选采用16位有符号的布斯乘法器，利用该布斯乘法器将蝶形运算单元111输出的信号和对应的蝶形运算单元111的旋转因子通过其中的布斯编码和压缩器进行乘法运算，由于是采用布斯编码，其实现的部分集的方式计运算，从而进一步减少乘法运算的延迟，其布斯乘法器的编码原理如图6所示。
该旋转因子为各所述乘法器113根据所述控制单元120发送的驱动信号从所述ROM存储单元130中读取对应的旋转因子，并将所述旋转因子与所述乘法器113的上一级蝶形运算单元111的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元111的输入信号，以实现FFT变换。
下面以设置十一级的蝶形运算为例详细说明上述提供的应用于脑电信号处理的FFT芯片电路及其工作原理，参考图5，为本发明的应用于脑电信号处理的FFT芯片电路的具体电路原理图，该应用于脑电信号处理的FFT芯片电路由十一级的蝶形运算单元串联组成的基2流水先结构单元、ROM存储单元和控制单元构成，其中第十一级的蝶形运算单元的输出端上不设置布斯乘法器，在ROM存储单元中预先存储有十一级蝶形运算单元的旋转因子，而该旋转因子是预先利用MATLAB把各级的蝶形运算单元的旋转因子计算出来，然后存储于所述ROM存储单元中，在实际应用中，旋转因子存储于ROM存储单元中时，具体按照预先设定的分区进行存储，每个分区对应一级蝶形运算单元。在布斯乘法器进行运算时，基于控制单元的驱动信号接通ROM存储单元与对应的布斯乘法器的链路，并基于对应级的蝶形运算单元从ROM存储单元中对应的分区中读取旋转因子，并利用布斯编码和压缩器进行运算，得到运算结果输出至下一级蝶形运算单元中。
如图1和5所示，整体共11级蝶形运算单元，该11级结构可实现2048-64点FFT变换，控制单元输出驱动信号至J引脚中，若J引脚接收到信号后选择2048时，输入X(n)从第一级的蝶形运算单元进入，经过11级的蝶形运算单元运算后输出结果。
若J引脚接收到信号后选择1024时，第一级蝶形运算单元的输入等于第一级蝶形运算单元的输出，也就是第一级蝶形运算单元的运算舍弃，从第二级蝶形运算单元开始运算，即第一级输入等于第二级输入，第一级蝶形运算单元的输出到布斯乘法器中结合第一级蝶形运算单元的旋转因子进行乘法运算后输出给第二级蝶形运算单元的输出，从第二级蝶形运算单元对布斯乘法器的输出开始进行蝶形运算，依此类推到第十一级完成蝶形运算后输出X(k)，可见通过控制单元输出到J引脚选择不同级别的蝶形运算单元运算，可实现不同点数的FFT运算。
综上，通过该应用于脑电信号处理的FFT芯片电路实现复数运算，不仅可以实现点数的自由选择，相比与现有的FFT运算电路，本申请的通用性更加，同时在两级蝶形运算单元之间增加设置了乘法器，并且是采用布斯乘法器实现，这样的设置使得其乘法运算的功耗占用更小，进一步减少的乘法运算的延时。
参考图7，为本发明实施例提供的FFT处理装置的结构图，该FFT处理装置包括应用于脑电信号处理的FFT芯片电路710、处理器720和存储器730，其中应用于脑电信号处理的FFT芯片电路710、处理器720和存储器730通过通信总线连接，所述应用于脑电信号处理的FFT芯片电路710为上述实施例中提供的应用于脑电信号处理的FFT芯片电路。
所述存储器中存储有基于复数计算程序；
所述处理器读取所述复数计算程序，并基于所述复数计算程序生成控制信号发送至所述应用于脑电信号处理的FFT芯片电路中的控制单元；
所述控制单元根据所述控制信号生成驱动信号，并基于所述驱动信号从所述基2流水线结构单元中选择对应的级别的蝶形运算单元接通，确定所述基2流水结构单元的FFT变换点数；
所述控制单元控制所述乘法器从所述ROM存储单元中读取对应的旋转因子与所述乘法器的上一级蝶形运算单元的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元的输入信号，以实现FFT变换。
综上，由于该FFT处理装置采用的是应用于脑电信号处理的FFT芯片电路来实现复数的乘法运算，因此相比与现有的FFT处理器，本申请的通用性更加，同时在应用于脑电信号处理的FFT芯片电路中的两级蝶形运算单元之间增加设置了乘法器，并且是采用布斯乘法器实现，这样的设置使得其乘法运算的功耗占用更小，进一步减少的乘法运算的延时。
图8为本申请实施例提供的一种应用于脑电信号处理的FFT芯片电路设计方法的流程图，其中这里的应用于脑电信号处理的FFT芯片电路为上述实施例提供的应用于脑电信号处理的FFT芯片电路，其包括基2流水线结构单元、控制单元和ROM存储单元，该设计方法包括：
801、在基2流水线结构单元上设置至少N级蝶形运算单元，在每级蝶形运算单元上设置控制接口；
802、在ROM存储单元配置每级蝶形运算单元所需的旋转因子；
803、在两级蝶形运算单元之间设置乘法器，并将每级蝶形运算单元上的控制接口与控制单元的输出端连接，ROM存储单元与控制单元和每级蝶形运算单元的输出端连接，控制单元控制选择基2流水线结构单元中的蝶形运算单元的组合方式和控制每级蝶形运算单元从ROM存储单元中读取相应的旋转因子。
在本实施例中，所述在两级所述蝶形运算单元之间设置乘法器包括：在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器。
在本实施例中，所述在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器还包括：
将所述布斯乘法器设置于所述基2流水线结构单元中，通过所述布斯乘法器将其基于所述控制单元发送的驱动信号从所述ROM存储单元中读取对应的旋转因子，与所述布斯乘法器的上一级蝶形运算单元的输出信号进行乘法运算，并发送至下一级蝶形运算单元。
在本实施例中，所述应用于脑电信号处理的FFT芯片电路设计方法还包括：利用MATLAB计算各级的蝶形运算单元的旋转因子，并存储与所述ROM存储单元中。
综上所述，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种应用于脑电信号处理的FFT芯片电路及其设计方法、FFT处理装置，所述应用于脑电信号处理的FFT芯片电路包括基2流水线结构单元、控制单元和ROM存储单元；所述基2流水线结构单元包括至少N级设有控制接口的蝶形运算单元；所述ROM存储单元与所述控制单元的输出端连接，所述ROM存储单元均与每级所述蝶形运算单元的输出端连接；每级所述蝶形运算单元上的控制接口均与所述控制单元的输出端连接，两级所述蝶形运算单元之间通过乘法器连接。通过在蝶形运算单元上设置控制接口和设置控制单元控制控制接口，以控制基2流水线结构单元中的蝶形运算单元的选择，以实现选择不同级的蝶形运算单元工作，从而实现了对输入信号的频域分析，同时还能根据实际需要选择蝶形运算单元工作，以实现不同点数的FFT变换，并且通过这样的应用于脑电信号处理的FFT芯片电路实现运算，消耗的运算资源也较少，较少了运算功耗。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统或装置、单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种应用于脑电信号处理的FFT芯片电路，其特征在于，所述应用于脑电信号处理的FFT芯片电路包括：基2流水线结构单元、控制单元和ROM存储单元；所述基2流水线结构单元包括至少N级设有控制接口的蝶形运算单元；
所述ROM存储单元，用于存储每级所述蝶形运算单元所需的旋转因子，其均与所述控制单元和每级所述蝶形运算单元的输出端连接；
每级所述蝶形运算单元上的控制接口均与所述控制单元的输出端连接，两级所述蝶形运算单元之间通过乘法器连接；
所述控制单元控制选择所述基2流水线结构单元中的蝶形运算单元的组合方式和控制每级所述蝶形运算单元从所述ROM存储单元中读取相应的旋转因子。
2.根据权利要求1所述的应用于脑电信号处理的FFT芯片电路，其特征在于，所述乘法器设置于所述基2流水线结构单元中，所述乘法器的输入端分别与所述蝶形运算单元的输出端和所述ROM存储单元连接，所述乘法器的输出端与下一级所述蝶形运算单元的输入端连接。
3.根据权利要求1或2所述的应用于脑电信号处理的FFT芯片电路，其特征在于，所述蝶形运算单元包括第一多路选择器、第二多路选择器、第一加法器、第二加法器和延时器组，所述延时器组包括至少一个延时器；
所述第一多路选择器的第一输入端与所述第一加法器的输出端连接，所述第一多路选择器的第二输入端与所述第一加法器的第二输入端和所述第二加法器的第一输入端连接，所述第一加法器的第一输入端与所述延时器组的输出端连接，所述延时器组的输入端与所述第一多路选择器的输出端连接；
所述第二多路选择器的第一输入端与所述第二加法器的输出端连接，所述第二多路选择器的第二输入端与所述第二加法器的第二输入端和所述第一加法器的第一输入端连接，所述第二加法器的第一输入端与所述第一加法器的第二输入端连接，所述第二加法器的第二输入端与所述第一加法器的第一输入端连接；
所述第一多路选择器的控制端与所述第二多路选择器的控制端和所述控制单元的输出端连接，所述第二多路选择器的输出端与所述乘法器的输出端连接。
4.根据权利要求3所述的应用于脑电信号处理的FFT芯片电路，其特征在于，各所述乘法器根据所述控制单元发送的驱动信号从所述ROM存储单元中读取对应的旋转因子，并将所述旋转因子与所述乘法器的上一级蝶形运算单元的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元的输入信号，以实现FFT变换。
5.根据权利要求4所述的应用于脑电信号处理的FFT芯片电路，其特征在于，所述乘法器为16位有符号的布斯乘法器。
6.一种FFT处理装置，其特征在于，包括如权利要求1-5中任一项所述的应用于脑电信号处理的FFT芯片电路、处理器和存储器；
所述存储器中存储有基于复数计算程序；
所述处理器读取所述复数计算程序，并基于所述复数计算程序生成控制信号发送至所述应用于脑电信号处理的FFT芯片电路中的控制单元；
所述控制单元根据所述控制信号生成驱动信号，并基于所述驱动信号从所述基2流水线结构单元中选择对应的级别的蝶形运算单元接通，确定所述基2流水结构单元的FFT变换点数；
所述控制单元控制所述乘法器从所述ROM存储单元中读取对应的旋转因子与所述乘法器的上一级蝶形运算单元的输出信号进行乘法运算，将乘法运算的结果作为下一级蝶形运算单元的输入信号，以实现FFT变换。
7.一种应用于脑电信号处理的FFT芯片电路设计方法，其特征在于，所述应用于脑电信号处理的FFT芯片电路包括：基2流水线结构单元、控制单元和ROM存储单元，其特征在于，所述方法包括：
在所述基2流水线结构单元上设置至少N级蝶形运算单元，在每级所述蝶形运算单元上设置控制接口；
在所述ROM存储单元配置每级所述蝶形运算单元所需的旋转因子；
在两级所述蝶形运算单元之间设置乘法器，并将每级所述蝶形运算单元上的控制接口与所述控制单元的输出端连接，所述ROM存储单元与所述控制单元和每级所述蝶形运算单元的输出端连接，所述控制单元控制选择所述基2流水线结构单元中的蝶形运算单元的组合方式和控制每级所述蝶形运算单元从所述ROM存储单元中读取相应的旋转因子。
8.根据权利要求7所述的应用于脑电信号处理的FFT芯片电路设计方法，其特征在于，所述在两级所述蝶形运算单元之间设置乘法器，包括：在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器。
9.根据权利要求8所述的应用于脑电信号处理的FFT芯片电路设计方法，其特征在于，所述在两级所述蝶形运算单元之间设置16位有符号的布斯乘法器，还包括：
将所述布斯乘法器设置于所述基2流水线结构单元中，通过所述布斯乘法器将其基于所述控制单元发送的驱动信号从所述ROM存储单元中读取对应的旋转因子，与所述布斯乘法器的上一级蝶形运算单元的输出信号进行乘法运算，并发送至下一级蝶形运算单元。
10.根据权利要求9所述的应用于脑电信号处理的FFT芯片电路设计方法，其特征在于，所述应用于脑电信号处理的FFT芯片电路设计方法，还包括：利用MATLAB计算各级的蝶形运算单元的旋转因子，并存储于所述ROM存储单元中。
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