CN101908132A

CN101908132A - 条码解码方法及装置

Info

Publication number: CN101908132A
Application number: CN2010101898540A
Authority: CN
Inventors: 吴军; 蔡强; 张义锦; 吴志宇
Original assignee: Fujian Newland Computer Co Ltd
Current assignee: New Continent Digital Technology Co., Ltd.
Priority date: 2010-06-01
Filing date: 2010-06-01
Publication date: 2010-12-08
Anticipated expiration: 2030-06-01
Also published as: CN101908132B

Abstract

本发明提供了一种条码解码方法，该方法包括接收来自外围设备的条码，对条码进行解码，并将解码结果传输至该外围设备。本发明还提供了一种使用该方法的条码解码装置。本发明的条码解码方法及装置可广泛用于对外围设备中已有的条码图像进行解码。此外，本发明的条码解码装置使用方便，体积小易于携带，同时还具有解码速度快、安全性高的优点。

Description

条码解码方法及装置

【技术领域】

本发明涉及一种条码解码技术，特别涉及一种对外围设备中已有条码图像进行解码的条码解码方法以及使用该条码解码方法的条码解码装置。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门容编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

条码的应用十分广泛，在各种应用领域中，使用多种条码规范或标准。对应每种条码规范或标准，有多种解码译码规则。现有的条码解码处理一般是利用软件解码的方式实现，需要在处理器中写入实现解码算法的一系列软件程序，软件程序容易被反向工程所破解；由于单个处理器只能同时针对一种特定类型的条码格式进行解码处理，因此解码速度较慢，不能处理多种格式类型的条码；再者，由于实现条码解码的软件算法较为复杂，因此所采用的处理器一般而言为高端的处理器(如32位处理器)，由于高端的处理器价格较为昂贵，因此造成成本升高。

此外，如图1所示，现有技术中的解码设备常与光学图像传感阵列设置在一起，对于终端设备中的已有条码图像无法进行解码。因此有必要提供一种通用条码解码方法及装置以便对终端设备中的已有条码图像进行解码。

【发明内容】

为解决上述技术问题，本发明提供了一种条码解码方法以及使用该条码解码方法的条码解码装置。

本发明提供了一种条码解码方法，包括以下步骤：a接收来自外围设备的条码；b对条码进行解码，其特征在于，条码解码方法进一步包括步骤c：将步骤b中获得的解码结果传输至外围设备。

根据本发明的一较佳实施例，传输为无线传输或有线传输。

根据本发明的一较佳实施例，接口单元采用总线接口、串行接口或虚拟设备接口。

根据本发明的一较佳实施例，包括台式计算机、掌上电脑、服务器、嵌入式系统或手机。

根据本发明的一较佳实施例，条码的类型为一维条码或二维条码中的一种或其组合。

本发明还提供了一种条码解码装置，包括接口单元和解码芯片，条码解码装置与外围设备相分离；接口单元，将条码解码装置与外围设备相连接，条码解码装置通过接口单元接收来自外围设备的条码并通过接口单元将解码结果传输至外围设备；解码芯片，用于对接口单元接收到的条码进行解码。

根据本发明的一较佳实施例，接口单元为无线接口单元或有线接口单元。

根据本发明的一较佳实施例，外围设备包括台式计算机、掌上电脑、服务器、嵌入式系统或手机。

本发明的条码解码方法及装置可广泛用于对外围设备中已有的条码图像进行解码。此外，本发明的条码解码装置使用方便，体积小易于携带，同时还具有解码速度快、安全性高的优点。

【附图说明】

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是现有技术条码阅读器的示意图；

图2是本发明条码解码装置一较佳实施例的结构示意图；

图3是本发明条码解码装置一较佳实施例的总线式电路连接框图；

图4是本发明条码解码装置一较佳实施例的串口式电路连接框图；以及

图5是本发明条码解码装置一较佳实施例的虚拟设备接口的电路连接框图。

【具体实施方式】

下面结合附图和实施方式对本发明作进一步描述。

图2是本发明一较佳实施例的条码解码装置结构示意图，如图2所示，本发明条码解码装置包括接口单元10、解码芯片20。

条码解码装置与外围设备相分离，并通过接口单元10与外围设备相连接。接口单元10负责条码解码装置与外围设备之间数据信息的双向交换。条码解码装置通过接口单元10接收来自外围设备的条码并通过接口单元将解码结果传输至外围设备。解码芯片20用于对接口单元10从外围设备处接收到的条码进行解码。

本发明所述的外围设备包括台式计算机、掌上电脑、服务器、嵌入式系统或手机。

接口单元10为可与外部电路通讯的接口，根据实际需要选取，可以采用任何目前可获得的接口形式，可以是无线连接形式或有线连接形式。进一步的，本发明条码解码装置的接口单元10可以是多种标准接口。例如，本发明条码解码装置的接口单元10可以是Serial ATA、RS232、I2C、USB、SD、SPI、IEEE1394、IEEE802.11a、IEEE802.11b、IEEE802.11g、蓝牙接口、普通I/O或并行接口总线的一种或多种，接口单元10符合上述一种或几种协议所定义的规范和标准。

当接口单元10采用这些接口标准时，条码解码装置作为设备端连接至外围设备上应用。条码解码装置可通过接口单元10标准总线获取电源，并通过电源变换电路为其提供所需要的各种电源供应；或通过电池等自带电源或结合总线供电与电池供电的混合供电方式提供电源供应。

举例来说，可以将接口单元10连接到现有的处理器总线上，如8位处理器、16位微处理、32位处理器或64位处理器上，从而实现具更高集成度和更多功能的系统，也可以将接口单元10连接到现有的串口总线或其他协议的总线上，或者将接口单元10虚拟成虚拟设备接口(将会在下文作详细介绍)。

图3是本发明条码解码装置一较佳实施例的总线式电路连接框图。该总线式条码解码装置包括总线接口301与解码芯片(未示出)，解码芯片包括寄存器组302、主控逻辑模块303、数据存储器304以及条码解码流水线305。其中，条码解码处理流水线305包括一维或二维的不同码制的条码处理流水线，例如包括PDF417条码解码处理流水线、一维条码解码处理流水线以及RSS(Reduced Space Symbology缩小空间码)条码解码处理流水线，各个类型的条码解码处理流水线用于处理具有不同条码格式的条码图像，其利用硬件逻辑实现。

数据存储器304用于存储条码图像，其具体可利用RAM(random accessmemory随机存取存储器)来实现。

主控逻辑模块303对应于特定相应的命令可触发特定事件，可以通过从总线接口301获取总线接口命令来选取所需的控制状态，如从数据存储器304获取条码图像，将其传输至条码解码处理流水线305等。本发明所揭示的主控逻辑模块303不具备运算功能，但可根据一定条件触发相应事件，具体可利用现有的状态机实现。

总线接口301与主控逻辑模块303之间设置有寄存器组302，寄存器组302包括一系列自定义的寄存器，包括状态寄存器、数据寄存器以及命令寄存器等，状态寄存器用于显示主控逻辑模块303的工作状态，数据寄存器用于存储数据，命令寄存器用于存储命令，主控逻辑模块303可从数据寄存器读取数据，从命令寄存器读取命令，并且根据特定命令作出特定动作，其中也可以从总线接口301输入命令(即外部接口命令)。寄存器组302与主控逻辑模块303将条码解码处理流水线305与外部电路隔离，可方便以后对条码解码处理流水线305进行升级(如增加更多可处理其他格式类型的条码解码处理流水线)。

总线接口301与普通总线接口相容，可与处理器或控制器及其他功能模块相连接。具体而言，总线接口301包括以下引脚，I/O0-I/O7、CLE、ALE、CS、WE、RE，其中各引脚的功能如下表1.1所介绍：

引脚名称	引脚功能
		I/O0～I/O7	I/O引脚用于输入命令(command)、地址(address)、数据(data)，并在读取操作(read)时输出数据。
CLE	COMMAND LATCH ENABLE命令锁存使能CLE激活时，输入数据为命令。
		ALE	ADDRESS LATCH ENABLE地址锁存使能ALE激活时，输入数据为地址。

CS	CHIP SELECT片选芯片都有一个片选开关，通常以CE(chip enable)或CS(chip select)表示，只有当该输入端处于有效电平，芯片才进入工作状态，实现数据的输入输出。
		WE	WRITE ENABLE写使能WE对I/O端的输入进行控制，WE激活，允许输入，命令、地址、数据锁存在WE脉冲的上升沿或下降沿。
RE	READ ENABLE读使能RE对I/O端的输入进行控制，WE激活，允许输出至I/O。

表1.1

通过以上的引脚设置，可将本发明所揭示总线式条码解码装置嵌入至现有的处理器总线中。

一般而言，当引脚ALE有效时，现有的处理器进行寻址动作，找到本发明所揭示的总线式条码解码装置，当引脚CLE有效时，总线接口301从引脚I/O0～I/O7接收到总线命令，并且将该总线命令暂存至寄存器组302的命令寄存器中，在WE引脚有效时，条码图像可从总线接口301的引脚I/O0-I/O7输入寄存器组302的数据寄存器，主控逻辑模块303从命令寄存器中读取上述总线命令后，会尝试从寄存器组302的数据寄存器获取总线数据至数据存储器304，其中该总线数据可为条码图像数据。另外，当主控逻辑模块303从寄存器组302的命令寄存器读取到处理命令时，可将数据存储器304中的条码图像传输至条码解码流水线305进行解码处理。

本发明的基于条码解码芯片的总线式解码装置可通过总线接口301嵌入到任何具有普通总线接口的处理器中。

图4是本发明条码解码装置一较佳实施例的串口式电路连接框图。本发明所揭示串口式条码解码装置包括串口总线接口401、串口命令解释器406、配置存储器407与解码芯片(未示出)，解码芯片包括寄存器组402、主控逻辑模块403、数据存储器404以及条码解码流水线405。其中，寄存器组402、主控逻辑模块403、数据存储器404以及条码解码流水线405与图3所描述的相应模块的功能结构相同，其改进点在于，采用了串口总线接口401以及串口命令解释器406。

串口总线接口401，从串口总线接收串口总线命令，从串口总线接收串口总线数据，并将串口总线数据暂存到数据寄存器；

串口命令解释器406利用串口总线接口401接收或发送串口总线数据，其中，串口总线接口401与串口总线相连，可将从串口总线接收的串口总线命令解释为主控逻辑模块403可读命令，并将主控逻辑模块403可读命令放置到寄存器组402的命令寄存器中，主控逻辑模块403从命令寄存器中读取该主控逻辑模块403可读命令后，可将数据寄存器中的串口总线数据存储到数据存储器404。另外，当主控逻辑模块403从命令寄存器中接收到处理命令，会将数据存储器404中的串口总线数据发送至条码解码流水线405。

举例来说，当串口总线接口401从串口总线接收到一条码图像，串口命令解释器406可解释串行命令，并且将相应的主控逻辑模块403可读命令放置到寄存器组402中的命令寄存器中，主控逻辑模块403获取该主控逻辑模块403可读命令，就会尝试从寄存器组302的数据寄存器获取条码图像，以将条码图像数据存储到数据存储器404。

另外，配置存储器407用于配置条码解码处理流水线402工作时的运算参数以及查表数据(如译码运算所需的码表)，条码解码处理流水线402可通过主控逻辑模块403以及寄存器组402从配置存储器407获取以上数据，其必须能够保证在断电的情况下不会丢失数据，可用现有的EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)来实现，在一些情况下，配置存储器407可直接设置在条码解码处理流水线402中。特别的，配置存储器407可设置在本发明所述的任一实施例中。

本发明所揭示的串口式条码解码装置集成了串口总线接口401和串口命令解释器406，使得4位或其他低成本的控制器可通过串口直接连接到本发明所揭示的基于条码解码芯片的低成本解码装置的串口总线接口401，从而获得条码解码功能，广泛适用于低成本的控制器。另外，本发明所揭示的串口式条码解码装置也可以通过串口总线接口401连接到任何支持串口协议的设备，从支持串口协议的设备中获取条码图像，并进行解码处理。

图5是本发明条码解码装置一较佳实施例的虚拟设备接口的电路连接框图。该虚拟设备接口的条码解码装置包括解码芯片(未示出)与虚拟设备接口(未示出)。解码芯片包括寄存器组502、主控逻辑模块503、数据存储器504以及条码解码流水线505。虚拟设备接口包括虚拟NAND闪存总线接口501、闪存数据控制模块506、微处理器507、USB(Universal Serial BUS，通用串行总线)控制器508以及USB接口509。其中，寄存器组502、主控逻辑模块503、条码解码流水线505以及数据存储器504与图3-4所描述的功能结构相同。

本发明所采用的虚拟NAND闪存总线接口501包括现有的NAND闪存接口，如CLE、CE、WE、ALE、WE、RE以及I/O引脚等(其与上文表1.1所述的接口一致)，虚拟NAND闪存总线接口501与闪存数据控制模块506通过以上接口电连接，使得闪存数据控制模块506将虚拟NAND闪存总线接口501以及其后的寄存器组502、主控逻辑模块503、条码解码流水线505、数据存储器504识别为现有的NAND闪存，因此，虚拟NAND闪存总线接口501以及其后的寄存器组502、主控逻辑模块503、条码解码流水线505、数据存储器504被虚拟成现有的NAND闪存，由闪存数据控制模块506控制其读写操作。

其中，微处理器507分别与闪存数据控制模块506和USB控制器电连接，用于协调闪存数据控制模块506和USB控制器508的工作状态，USB控制器508一边与USB接口509电连接，控制USB接口输入或输出数据，将USB接口509输入的符合USB通信协议的数据转换为存储数据输入闪存数据控制模块506，另一边与闪存数据控制模块506电连接，将从闪存数据控制模块506输入的数据转换为符合USB通信协议的数据，并将其输出至USB接口509，从而实现闪存数据控制模块506与USB接口509之间的数据传输。闪存数据控制模块506用于对虚拟NAND闪存总线接口501进行访问及输入输出数据，其可将从USB控制器508输入的数据转换为闪存数据格式的数据，并将其输出至虚拟NAND闪存总线接口501。

通过以上设置，本发明所揭示的基于条码解码芯片的虚拟设备接口可与任何现有的兼容USB通信协议的设备通过USB接口509电连接，当条码图像数据从USB接口509输入后，经由USB控制器508进行数据转换后可送至虚拟NAND闪存总线接口501，虚拟NAND闪存总线接口501将条码图像数据暂存至寄存器组502的数据寄存器中，主控逻辑模块503从数据寄存器中获取该条码图像，并将其存储至数据存储器504，当主控逻辑模块503从命令寄存器中接收到处理命令后，会将数据存储器504中的条码图像发送至条码解码流水线505，由条码解码流水线505对改条码解码流水线进行解码运算，并且在运算完成后将运算结果输出至虚拟NAND闪存总线接口501，闪存数据控制模块506读取运算结果并经由USB控制器508转换为符合USB通信协议的数据输出至USB接口509，由兼容USB通信协议的设备从USB接口509获取运算结果。

本发明虚拟设备接口的条码解码装置提供了一种便携式的条码解码方案，用户只需通过支持USB协议的设备输入条码图像到虚拟设备接口中，就可获取相应的解码结果，提高了条码解码设备的便携性，而且现有的支持USB通信协议的设备无需进行任何改动即可与条码解码设备配合使用，增加了条码解码设备的应用范围和使用灵活性，同时由于采用了类似并行的硬件解码方式，因而解码速度比现有的软件解码速度更快。

由以上所揭示的实施例可知，本发明的条码解码装置应用范围广，并具有使用方便、体积小易于携带的优点，此外，由于本发明的条码解码方法及装置采用了条码解码处理专用的硬件解码流水线，因此其与现有的软件解码相比解码速度更快，不会被反向工程所破解，安全性能很高。

在上述实施例中，仅对本发明进行了示范性描述，但是本领域技术人员在阅读本专利申请后可以在不脱离本发明的精神和范围的情况下对本发明进行各种修改。

Claims

1.一种条码解码方法，包括以下步骤：a接收来自外围设备的条码；b对所述条码进行解码，其特征在于，所述条码解码方法进一步包括步骤c：将步骤b中获得的解码结果传输至所述外围设备。

2.根据权利要求1所述的条码解码方法，其特征在于，所述传输为无线传输或有线传输。

3.根据权利要求1所述的条码解码方法，其特征在于，所述接口单元采用总线接口、串行接口或虚拟设备接口。

4.根据权利要求1所述的条码解码方法，其特征在于，所述外围设备包括台式计算机、掌上电脑、服务器、嵌入式系统或手机。

5.根据权利要求1-4任一项所述的条码解码方法，其特征在于，所述条码的类型为一维条码或二维条码中的一种或其组合。

6.一种条码解码装置，包括接口单元和解码芯片，其特征在于，

所述条码解码装置与外围设备相分离；所述接口单元，将所述条码解码装置与所述外围设备相连接，所述条码解码装置通过所述接口单元接收来自所述外围设备的条码并通过所述接口单元将解码结果传输至所述外围设备；所述解码芯片，用于对所述接口单元接收到的所述条码进行解码。

7.根据权利要求6所述的条码解码装置，其特征在于，所述接口单元为无线接口单元或有线接口单元。

8.根据权利要求6所述的条码解码装置，其特征在于，所述接口单元采用总线接口、串行接口或虚拟设备接口。

9.根据权利要求6所述的条码解码装置，其特征在于，所述外围设备包括台式计算机、掌上电脑、服务器、嵌入式系统或手机。

10.根据权利要求6-9任一项所述的条码解码装置，其特征在于，所述条码的类型为一维条码或二维条码中的一种或其组合。