CN201725347U - 一种集成条码解码芯片的片上系统 - Google Patents

Abstract

本实用新型提供一种集成条码解码芯片的片上系统，其特征在于，包括：条码解码芯片，用于对输入的条码图像进行解码；处理器系统，用于为片上系统提供控制功能；条码解码芯片包括：寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理命令，根据处理命令将条码图像传输至条码解码流水线进行解码；总线接口，条码解码芯片通过总线接口与处理器系统电连接。透过以上设置，本实用新型将条码解码芯片与处理器系统进行集成，使得处理器可迅速访问条码解码芯片，从而减轻研发人员负担，更具有使用方便、解码速度更快、成本更低的优点。

Description

一种集成条码解码芯片的片上系统

【技术领域】

本实用新型属于条码技术领域，特别地，涉及一种集成条码解码芯片的片上系统。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码，是由平行排列的多个“条”和“空”单元组成，条形码信息靠条和空的不同宽度和位置来表达。一维条码只是在一个方向(一般是水平方向)表达信息，而在垂直方向则不表达任何信息，因此信息容量及空间利用率较低，并且在条码损坏后即无法识别。

二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其可以在二维方向上表达信息，因此信息容量及空间利用率较高，并具有一定的校验功能。二维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括Codeone、Aztec、Data Matrix、OR码等。

通常来说，条码识别的实现方式为，通过光学图像传感阵列获取条码图像，利用处理器对条码图像进行图像处理，以获取码字，根据一定编码规律对所获取的码字进行解码，以获取条码中所隐含的信息。

现有的条码解码处理一般是利用软件解码的方式实现，需要在处理器中写入实现解码算法的一系列软件程序，软件程序容易被反向工程所破解；由于单个处理器只能同时针对一种特定类型的条码格式进行解码处理，因此解码速度较慢，不能处理多种格式类型的条码；再者，由于实现条码解码的软件算法较为复杂，因此所采用的处理器一般而言为高端的处理器(如32位处理器)，由于高端的处理器价格较为昂贵，因此造成成本升高。

一般而言，若普通设备需要集成条码解码功能，需要使用人工布线的方式将条码识别设备与现有的处理器通过各种通信协议相连，如使用I²C(Inter-Integrated Circuit，内部集成电路)总线将条码识别设备与处理器互连，如此一来，会极大地拖慢研发进度，加大研发人员负担。

因此，针对现有技术存在的以上不足，亟需提供一种条码解码方案，能够将条码解码芯片与处理器系统进行集成，使得处理器可迅速访问条码解码芯片，从而减轻研发人员负担，更具有使用方便、解码速度更快、成本更低的优点。

【发明内容】

为了克服现有技术存在的成本增加、布线困难、解码流程容易被破解、解码速度较慢等缺点，本实用新型提供了一种基于条码解码芯片的总线式解码装置，以克服上述问题。

本实用新型提供一种集成条码解码芯片的片上系统，其特征在于，包括：条码解码芯片，用于对输入的条码图像进行解码；处理器系统，用于为片上系统提供控制功能；条码解码芯片包括：寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理命令，根据处理命令将条码图像传输至条码解码流水线进行解码；总线接口，条码解码芯片通过总线接口与处理器系统电连接。

根据本实用新型之一优选实施例，总线接口包括基本输入输出引脚、命令锁存使能引脚、地址锁存使能引脚、片选引脚、写使能引脚以及读使能引脚。

根据本实用新型之一优选实施例，处理器系统包括：总线，提供数据或控制命令传输通道；处理器，透过总线控制条码解码芯片；外设单元，用于控制外部连接模块，处理器透过总线控制外设单元。

根据本实用新型之一优选实施例，外设单元包括：三态总线控制器、SDRAM控制器、打印机控制器、显示控制器、定时器、存储卡控制器、网络控制器、无线控制器、串行总线控制器、磁卡/IC卡控制器、中断控制器中的一者或任意组合。

根据本实用新型之一优选实施例，条码解码芯片进一步包括：数据存储器，用于存储条码图像；

根据本实用新型之一优选实施例，总线接口从总线接收外部条码图像至数据寄存器，主控逻辑模块根据命令将外部条码图像传输至数据存储器。

根据本实用新型之一优选实施例，条码解码芯片进一步包括配置存储器，配置存储器与寄存器组电连接，用于存储条码解码流水线工作时的运算参数以及查表数据，条码解码流水线通过主控逻辑模块以及寄存器组从配置存储器获取运算参数以及查表数据。

根据本实用新型之一优选实施例，条码解码芯片进一步包括配置存储器，所述配置存储器设置在所述条码解码流水线内部，用于存储所述条码解码流水线工作时的运算参数以及查表数据。

根据本实用新型之一优选实施例，条码解码芯片包括由硬件逻辑实现的多个条码解码流水线，多个条码解码流水线对条码图像进行并行处理。

根据本实用新型之一优选实施例，条码解码芯片进一步包括用于获取条码图像的光学图像传感阵列。

根据本实用新型之一优选实施例，条码解码芯片进一步包括曝光控制模块，曝光控制模块根据光学图像传感阵列的工作状态产生处理命令暂存至命令寄存器中。

因此，本实用新型所揭示的集成条码解码芯片的片上系统能够将条码解码芯片连接于普通处理器的总线上，使得普通处理器可利用自带指令集迅速访问条码解码芯片，从而减轻研发人员负担，更具有使用方便、解码速度更快、成本更低的优点。

【附图说明】

图1是根据本实用新型第一实施例的集成条码解码芯片的片上系统的电路连接框图。

图2是根据本实用新型第二实施例的集成条码解码芯片的片上系统的电路连接框图。

图3是根据本实用新型第三实施例的条码解码芯片的电路连接框图。

图4是根据本实用新型第四实施例的集成条码解码芯片的片上系统的电路连接框图。

【具体实施方式】

有关本实用新型的特征及技术内容，请参考以下的详细说明与附图，附图仅提供参考与说明，并非用来对本实用新型加以限制。

图1是根据本实用新型第一实施例的集成条码解码芯片的片上系统的电路连接框图。如图1所示，该集成条码解码芯片的片上系统包括总线接口109、寄存器组103、主控逻辑模块101、条码解码流水线102、光学图像传感阵列105、处理器系统117以及数据存储器104，其中，总线接口109、寄存器组103、主控逻辑模块101、条码解码流水线102、光学图像传感阵列105以及数据存储器104组成条码解码芯片100。

在上述条码解码芯片100中，条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以及RSS(Reduced Space Symbology缩小空间码)条码解码流水线，不同类型的条码解码流水线用于处理不同条码格式的条码图像，其利用硬件逻辑实现。

光学图像传感阵列105可以是习知的CCD(Charge Coupled Device电荷藕合器件图像传感器)或CMOS(Complementary Metal OxideSemiconductor互补金属氧化物半导体)光学图像传感阵列，用于获取条码图像，并将所获取的条码图像传输到数据存储器104中。

数据存储器104用于存储由光学图像传感阵列105获取的条码图像，其具体可利用RAM(random access memory随机存取存储器)来实现。

主控逻辑模块101可根据特定命令触发特定事件，可以通过触发与主控逻辑模块101电连接的设置开关107或从总线接口109获取总线命令来选取所需的控制状态，如从数据存储器104获取条码图像，将其传输至条码解码流水线102等。本实用新型所揭示的主控逻辑模块101不具备运算功能，而是仅根据一定条件触发相应事件，具体可利用习知的状态机实现。

条码解码芯片100可通过总线接口109与处理器系统117电连接，具体而言，可将总线接口109连接于处理器系统117的总线112(将会在下文作详细介绍)。

总线接口109与主控逻辑模块101之间设置有寄存器组103，寄存器组103包括一系列自定义的寄存器，包括状态寄存器、数据寄存器以及命令寄存器等，状态寄存器用于显示主控逻辑模块101的工作状态，数据寄存器用于暂存数据，命令寄存器用于暂存命令，主控逻辑模块101可从数据寄存器读取数据，从命令寄存器读取命令，并且根据特定命令作出特定动作，其中也可以从总线接口109输入命令(即总线命令)。寄存器组103与主控逻辑模块101将条码解码流水线102与外部电路隔离，可方便以后对条码解码流水线102进行升级(如增加更多可处理其他格式类型的条码解码流水线)。

当光学图像传感阵列105获得条码图像后，该条码图像会存储到数据存储器104中，主控逻辑模块101在命令寄存器中接收到处理命令后会将条码图像从数据存储器104传输至条码解码流水线102中，由条码解码流水线102对该条码图像进行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。

另外，条码图像也可以通过总线接口109输入至寄存器组103的数据寄存器中，主控逻辑模块102可从数据寄存器获取条码图像，并将其保存至数据存储器104，当主控逻辑模块102从寄存器组103的命令寄存器读取到处理命令时，可将数据存储器104中的外部条码图像传输至条码解码流水线102进行处理，条码解码流水线102可对该条码图像进行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。

值得注意的是，由于条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码流水线等多种针对不同条码类型的条码解码流水线。因此，在获取条码图像后，例如是一维条码，那么该一维条码图像会同时传输至以上三种条码解码流水线中进行并行处理，而由与其格式相容的一维条码解码流水线输出该条码图像的正确条码信息。当然，也可以根据需要设置一种或者其他多种格式的条码解码流水线。

由于与一维条码图像格式不相容，PDF417条码解码流水线和RSS条码解码流水线在接收到该一维条码图像后无法进行相应处理，并无法输出正确的条码信息。同样地，条码解码流水线102也可对PDF417条码图像、RSS条码图像进行上述处理。当然，主控逻辑模块102也可根据用户的选择仅控制多个条码流水线中的一个条码流水线对输入条码图像进行处理。

另外，若从光学图像传感阵列105或总线接口109先后获取三张条码图像A、B、C至数据存储器104，三张条码图像A、B、C分别对应三种不同类型的条码格式：PDF417条码、RSS条码以及一维条码，那么该三张条码图像可按获取的先后次序从数据存储器104提供至条码解码流水线102，同一时间下，PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码流水线会首先并行处理条码图像A，结果是：PDF417条码解码流水线会对条码图像A作相应处理，并输出正确条码信息，其他两个条码解码流水线则无法对条码图像A进行处理。如果在PDF417条码解码流水线对条码图像A的处理过程中，一维条码解码流水线以及RSS条码解码流水线已确认无法处理A，则会尝试处理下一张条码图像B，其中RSS条码解码流水线会对条码图像B进行处理，并输出正确条码信息。如果在PDF417条码解码流水线和RSS条码解码流水线分别对条码图像A、B进行处理的过程中，一维条码解码流水线已确认无法处理条码图像B，则会继续尝试对下一条码图像C进行处理，并且由于格式对应，一维条码解码流水线可对C进行处理，并输出正确条码信息。

由于不用等待第一张条码图像处理完成就可以处理第二张条码图像，并且不用等待第二张条码图像处理完成就可以处理第三条码张图像，因此以上并行的条码图像处理方式可极大地提高处理不同类型的条码图像的速度。

条码解码流水线102输出的条码信息可由主控逻辑模块101存储至数据存储器104，并在需要输出时在从数据存储器104存储至数据寄存器。当然，条码解码流水线102输出的条码信息可由主控逻辑模块101直接存储至数据寄存器。存储至数据寄存器的条码信息可经总线接口109传输至总线112。

值得注意的是，以上条码解码流水线102的工作方式适用于本实用新型的任一实施例。

在本实用新型的上述实施例，由于使用了并行式条码解码处理的条码解码流水线102，因此解码速度可比习知的软件解码速度要快。

图2是根据本实用新型第二实施例的集成条码解码芯片的片上系统的电路连接框图。图2中所绘示的三态总线控制器301、SDRAM控制器302、打印机控制器303、显示控制器304、定时器311、存储卡控制器312、以太网控制器313、无线控制器314、串行总线控制器305、磁卡/IC卡控制器306、中断控制器308、总线112以及处理器310可组成图1中所介绍的处理器系统117。其中三态总线控制器301、SDRAM控制器302、打印机控制器303、显示控制器304、定时器311、存储卡控制器312、网络控制器313、无线控制器314、串行总线控制器305、磁卡/IC卡控制器306、中断控制器308为外设单元，外设单元可控制外部连接模块，如打印机、显示器、磁卡、IC卡、存储卡、USB设备、网络接口、无线通讯设备等等，总线112可提供数据或控制命令传输通道，处理器310可通过总线112控制外设单元。存储卡包括CF(Compact Flash)卡、MMC卡(MultiMedia Card)、SD卡(SecureDigital)、Micro SD卡、Min SD卡以及SM(Smart Media)卡等。网络接口包括以太网接口、局域网接口、无线网接口等。无线通讯设备包括GSM、CDMA、WIFI、蓝牙设备等。串行总线接口可连接于UART(UniversalAsynchronous Receiver/Transmitter，通用异步接收/发送装置)、USB(Universal Serial BUS，通用串行总线)、SPI(Serial Peripheral interface，串行外围设备接口)、I²C(Inter-Integrated Circuit，内部集成电路)等串行总线中的一者。本实用新型并不对其作具体限定。

处理器310透过总线112访问三态总线控制器301、SDRAM控制器302、打印机控制器303、显示控制器304、定时器311、存储卡控制器312、网络控制器313、无线控制器314、串行总线控制器305、磁卡/IC卡控制器306、中断控制器308等外设单元，其中，三态总线控制器301、SDRAM控制器、打印机控制器303、显示控制器304、定时器311、存储卡控制器312、网络控制器313、无线控制器314、串行总线控制器305、磁卡/IC卡控制器306、中断控制器308作为处理器310的外设单元，被映射至一固定的内存地址，可由处理器310自带的指令集进行访问该内存地址以控制外设单元。

值得注意的是，三态总线控制器301、SDRAM控制器302、打印机控制器303、显示控制器304、定时器311、存储卡控制器312、网络控制器313、无线控制器314、串行总线控制器305、磁卡/IC卡控制器306、中断控制器308并不为处理器系统117所必须，本领域技术人员可根据实际需要选用或者作出相应增删，本实用新型对此并不限定。

图2中更示出了条码解码芯片100，其中该条码解码芯片100在图1中已经得到详细介绍，条码解码芯片100可以通过总线接口109连接至处理器系统117的总线112上，因此条码解码芯片100也可被映射至一固定的内存地址，由处理器310自带的指令集访问该内存地址以控制条码解码芯片100。

处理器系统117主要用于为片上系统提供一定的控制功能，例如通过打印机控制器303控制打印机，利用串行总线控制器305与其他处理器通讯，从中断控制器308获取中断信号从而响应该中断信号作出特定动作，以及利用显示控制器304控制外部显示单元等。另外，本实施例的处理器系统还可以为条码解码过程提供部分辅助运算。

在优选实施例中，图1中所揭示的总线接口109总线接口309包括以下引脚：I/O₀-I/O₇、CLE、ALE、CS、WE、RE，其中各引脚的功能如下表1.1所介绍：

表1.1

引脚名称	引脚功能
		I/O0～I/O7	I/O0～I/O7/基本输入输出I/O0～I/O7引脚用于输入命令(command)、地址(address)、数据(data)，并在读取操作(read)时输出数据。
CLE	COMMAND LATCH ENABLE/命令锁存使能CLE激活时，输入数据为命令
		ALE	ADDRESS LATCH ENABLE/地址锁存使能ALE激活时，输入数据为地址。
CS	CHIP SELECT/片选当该输入端处于有效电平，芯片才进入工作状态，实现数据的输入输出。
		WE	WRITE ENABLE/写使能WE对I/O端的输入进行控制，WE激活，允许输入，命令、地址、数据锁存在WE脉冲的上升沿或下降沿。
RE	READ ENABLE/读使能RE对I/O端的输入进行控制，WE激活，允许输出至I/O。

一般而言，当引脚ALE有效时，总线接口109从引脚I/O₀～I/O₇接收到地址数据，当引脚CLE有效时，总线接口109从引脚I/O₀～I/O₇接收到命令，并且将该命令暂存至寄存器组103的命令寄存器中，在WE引脚有效时，外部条码图像可从总线接口109的引脚I/O₀-I/O₇输入寄存器组103的数据寄存器，主控逻辑模块101可根据上述命令从寄存器组103的数据寄存器获取外部条码图像，并传输至数据存储器104。另外，当主控逻辑模块101从寄存器组103的命令寄存器读取到处理命令时，可将数据存储器104中的条码图像传输至条码解码流水线102进行解码处理。

本实用新型的总线接口109可以与处理器系统117的总线112兼容，极大地方便了开发流程。

本实施例所揭示的集成条码解码芯片的片上系统通过总线接口将处理器系统与条码解码芯片高度集成，因此研发人员不用进行人工布线，提高了研发效率，并且极大地缩小了设备体积。此外，该集成条码解码芯片的片上系统由于采用了条码解码处理专用的硬件解码流水线，因此其与习知的软件解码相比解码速度更快；另外，纯硬件结构的条码解码流水线不会被反向工程所破解，安全性能很高，解码速度更快、成本更低、并能够处理多种不同编码类型的条码图像的功能。

图3是根据本实用新型第三实施例的条码解码芯片的电路连接框图。其与图1所示的实施方式基本相同，同样包括总线接口211、寄存器组203、主控逻辑模块201、条码解码流水线202、数据存储器204以及光学图像传感阵列205。改进在于，图2的实施例中采用了曝光控制模块208，曝光控制模块208通过I²C(Inter-Integrated Circuit，内部集成电路)总线控制光学图像传感阵列205的工作状态。

此外，曝光控制模块208会根据光学图像传感阵列205的工作状态放置处理命令到寄存器组203的命令寄存器中，主控逻辑模块201从寄存器组203的命令寄存器中获取处理命令后，控制条码解码流水线202对光学图像传感阵列205所获得条码图像进行解码。

另外，主控逻辑模块201可通过总线接口211获取总线命令，并将其存储在寄存器组203的命令寄存器中，曝光控制模块208可获取该总线命令，从而控制光学图像传感阵列205的工作状态。

图3进一步示出了扫描开关206，可通过启动扫描开关206向主控逻辑模块201发送扫描命令，主控逻辑模块201将扫描命令暂存至命令寄存器，曝光控制模块208从命令寄存器获取扫描命令后启动光学图像传感阵列205进行拍摄。

光学图像传感阵列205的分辨率可选用752X480或是640X480(本实用新型并不对此作限定)，其可通过总线命令或设置开关207选择不同的分辨率，例如，通过设置开关207发送设置命令至主控逻辑模块101，主控逻辑模块201将设置命令暂存至命令寄存器，曝光控制模块208从命令寄存器获取设置命令以设置光学图像传感阵列205的分辨率。值得注意的是，设置开关207除了具有第一实施例中所描述的触发主控逻辑模块201将条码图像从数据存储器204传输到条码解码流水线202的作用外，还具有设置光学图像传感阵列205的分辨率的功能。

值得注意的是，设置开关207和扫描开关206可根据实际需要设置，必要时可以省略。

另外，配置存储器212与寄存器组203电连接，用于存储条码解码流水线202工作时的运算参数以及查表数据(如译码运算所需的码表)，条码解码流水线202可通过主控逻辑模块201以及寄存器组203从配置存储器212获取以上数据，其必须能够保证在断电的情况下不会丢失数据，可用习知的EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)来实现，在一些情况下，配置存储器212可直接设置在条码解码流水线202中。

值得注意的是，配置存储器212可设置在本实用新型所述的任一实施例中。

图4是根据本实用新型第四实施例的集成条码解码芯片的片上系统的电路连接框图。本实施例与图1所示的第一实施例的区别在于，本实施例的条码解码芯片中未设置光学传感阵列。条码图像由处理器系统从总线接口输入。

以上参照附图说明了本实用新型的各种优选实施例，但是只要不背离本实用新型的实质和范围，本领域的技术人员可以对其进行各种形式上的修改和变更，都属于本实用新型的保护范围。

Claims (11)

1.一种集成条码解码芯片的片上系统，其特征在于，包括：

条码解码芯片，用于对输入的条码图像进行解码；

处理器系统，用于为所述片上系统提供控制功能；

所述条码解码芯片包括：

寄存器组，包括命令寄存器和数据寄存器，所述命令寄存器用于暂存命令，所述数据寄存器用于暂存数据；

条码解码流水线，用于处理所述条码图像；

主控逻辑模块，从所述命令寄存器获取处理命令，根据所述处理命令将所述条码图像传输至所述条码解码流水线进行解码。

总线接口，所述条码解码芯片通过所述总线接口与所述处理器系统电连接。

2.根据权利要求1所述的基于条码解码芯片的总线式解码装置，其特征在于，所述总线接口包括基本输入输出引脚、命令锁存使能引脚、地址锁存使能引脚、片选引脚、写使能引脚以及读使能引脚。

3.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述处理器系统包括：

总线，提供数据或控制命令传输通道；

处理器，透过所述总线控制所述条码解码芯片；

外设单元，用于控制外部连接模块，所述处理器透过所述总线控制所述外设单元。

4.根据权利要求3所述的集成条码解码芯片的片上系统，其特征在于，所述外设单元包括：三态总线控制器、SDRAM控制器、打印机控制器、显示控制器、定时器、存储卡控制器、网络控制器、无线控制器、串行总线控制器、磁卡/IC卡控制器、中断控制器中的一者或任意组合。

5.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片进一步包括：

数据存储器，用于存储所述条码图像；

6.根据权利要求5所述的集成条码解码芯片的片上系统，其特征在于，所述总线接口从所述总线接收外部条码图像至所述数据寄存器，所述主控逻辑模块根据所述命令将所述外部条码图像传输至所述数据存储器。

7.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片进一步包括配置存储器，所述配置存储器与所述寄存器组电连接，用于存储所述条码解码流水线工作时的运算参数以及查表数据，所述条码解码流水线通过所述主控逻辑模块以及所述寄存器组从所述配置存储器获取所述运算参数以及所述查表数据。

8.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片进一步包括配置存储器，所述配置存储器设置在所述条码解码流水线内部，用于存储所述条码解码流水线工作时的运算参数以及查表数据。

9.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片包括由硬件逻辑实现的多个所述条码解码流水线，所述多个条码解码流水线对所述条码图像进行并行处理。

10.根据权利要求1所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片进一步包括用于获取所述条码图像的光学图像传感阵列。

11.根据权利要求10所述的集成条码解码芯片的片上系统，其特征在于，所述条码解码芯片进一步包括曝光控制模块，所述曝光控制模块根据所述光学图像传感阵列的工作状态产生所述处理命令暂存至所述命令寄存器中。

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