CN201725346U - 一种串行总线式条码解码芯片以及条码解码装置 - Google Patents

Abstract

本实用新型提供一种串行总线式条码解码芯片以及条码解码装置，该串行总线式条码解码芯片包括数据存储器、寄存器组、条码解码流水线、主控逻辑模块、串行总线接口、串行命令解释器，串行总线接口从串行总线接收串行总线命令及串行总线数据，将串行总线数据暂存到数据寄存器；串行命令解释器从串行总线接口获取串行总线命令，将串行总线命令解释为主控逻辑模块可读命令，将该命令存储到命令寄存器，主控逻辑模块在该命令的控制下将串行总线数据存储至数据存储器。通过以上设置，本实用新型提供一种串行总线式条码解码芯片以及条码解码装置，具有使用方便、解码速度更快、成本更低的优点。

Description

一种串行总线式条码解码芯片以及条码解码装置

【技术领域】

本实用新型属于条码技术领域，特别地，涉及一种串行总线式条码解码芯片以及条码解码装置。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码，是由平行排列的多个“条”和“空”单元组成，条形码信息靠条和空的不同宽度和位置来表达。一维条码只是在一个方向(一般是水平方向)表达信息，而在垂直方向则不表达任何信息，因此信息容量及空间利用率较低，并且在条码损坏后即无法识别。

二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其可以在二维方向上表达信息，因此信息容量及空间利用率较高，并具有一定的校验功能。二维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括Codeone、Aztec、Data Matrix、OR码等。

通常来说，条码识别的实现方式为，通过光学图像传感阵列获取条码图像，利用处理器对条码图像进行图像处理，以获取码字，根据一定编码规律对所获取的码字进行解码，以获取条码中所隐含的信息。

现有的条码解码处理一般是利用软件解码的方式实现，需要在处理器中写入实现解码算法的一系列软件程序，软件程序容易被反向工程所破解；由于单个处理器只能同时针对一种特定类型的条码格式进行解码处理，因此解码速度较慢，不能处理多种格式类型的条码；再者，由于实现条码解码的软件算法较为复杂，因此所采用的处理器一般而言为高端的处理器(如32位处理器)，由于高端的处理器价格较为昂贵，因此造成成本升高。

一般而言，若普通设备需要集成条码解码功能，需要使用人工布线的方式将条码识别设备与现有的处理器通过各种通信协议相连，如使用I²C(Inter-Integrated Circuit，内部集成电路)总线将条码识别设备与处理器互连，如此一来，会极大地拖慢研发进度，加大研发人员负担。

因此，针对现有技术存在的以上不足，亟需提供一种串行总线式条码解码芯片以及条码解码装置，能够实现将条码解码芯片与低成本微处理器相连，从而减轻研发人员负担，更具有使用方便、解码速度更快、成本更低的优点。

【发明内容】

为了克服现有技术存在的成本增加、布线困难、解码流程容易被破解、解码速度较慢以及解码类型单一等缺点，本实用新型提供了一种串行总线式条码解码芯片以及条码解码装置，以克服上述问题。

本实用新型提供一种串行总线式条码解码芯片，包括：数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理命令，根据处理命令将数据存储器中存储的条码图像传输至条码解码流水线进行解码；串行总线接口，从串行总线接收串行总线命令以及串行总线数据，并将串行总线数据暂存到数据寄存器；串行命令解释器，从串行总线接口获取串行总线命令，将串行总线命令解释为主控逻辑模块可读的命令，并将命令存储到命令寄存器，主控逻辑模块在命令的控制下将串行总线数据存储至数据存储器。

根据本实用新型的一个优选实施例，串行总线接口进一步接收条码图像至数据寄存器，主控逻辑模块将条码图像传输至数据存储器。

根据本实用新型的一个优选实施例，串行总线式条码解码芯片进一步包括配置存储器，配置存储器与寄存器组电连接，用于存储条码解码流水线工作时的运算参数以及查表数据，条码解码流水线通过主控逻辑模块以及寄存器组从配置存储器获取运算参数以及查表数据。

根据本实用新型的一个优选实施例，串行总线式条码解码芯片进一步包括配置存储器，配置存储器设置在条码解码流水线内部，用于存储条码解码流水线工作时的运算参数以及查表数据。

根据本实用新型的一个优选实施例，条码解码系统包括由硬件逻辑实现的多个条码解码流水线，多个条码解码流水线以不同的解码规则对条码图像进行并行处理。

根据本实用新型的一个优选实施例，条码解码系统进一步包括用于获取条码图像的光学图像传感阵列。

根据本实用新型的一个优选实施例，条码解码系统进一步包括曝光控制模块，曝光控制模块根据光学图像传感阵列的工作状态产生处理命令暂存至命令寄存器中。

根据本实用新型的一个优选实施例，串行总线接口连接于UART、USB串行总线、SPI、I²C中的一者。

本实用新型更提供一种基于串行总线式条码解码芯片的条码解码装置，进一步包括为基于串行总线式条码解码芯片的条码解码装置提供控制功能的处理器。

根据本实用新型的一个优选实施例，处理器为4位、8位或16位处理器。

通过以上设置，本实用新型所揭示的串行总线式条码解码芯片以及条码解码装置可实现将条码解码芯片与普通微处理器的总线相连，从而减轻研发人员负担，更具有使用方便、解码速度更快、成本更低的优点。

【附图说明】

图1是根据本实用新型第一实施例的串行总线式条码解码芯片以及条码解码装置的电路连接框图。

图2是根据本实用新型第二实施例的串行总线式条码解码芯片的电路连接框图。

图3是根据本实用新型第三实施例的串行总线式条码解码芯片的电路连接框图。

【具体实施方式】

有关本实用新型的特征及技术内容，请参考以下的详细说明与附图，附图仅提供参考与说明，并非用来对本实用新型加以限制。

图1是根据本实用新型第一实施例的串行总线式条码解码芯片以及条码解码装置的电路连接框图。如图1所示，该串行总线式条码解码芯片包括串行总线接口112、串行命令解释器110、配置存储器111、寄存器组103、主控逻辑模块101、条码解码流水线102、光学图像传感阵列105以及数据存储器104。

在上述串行总线式条码解码芯片中，条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以及RSS(Reduced Space Symbology缩小空间码)条码解码流水线，不同类型的条码解码流水线用于处理不同条码格式的条码图像，其利用硬件逻辑实现。

光学图像传感阵列105可以是习知的CCD(Charge Coupled Device电荷藕合器件图像传感器)或CMOS(Complementary Metal OxideSemiconductor互补金属氧化物半导体)光学图像传感阵列，用于获取条码图像，并将所获取的条码图像传输到数据存储器104中。

数据存储器104用于存储由光学图像传感阵列105获取的条码图像，其具体可利用RAM(random access memory随机存取存储器)来实现。

主控逻辑模块101可根据特定命令触发特定事件，可以通过触发与主控逻辑模块101电连接的设置开关107或从串行总线接口112获取外部命令来选取所需的控制状态，如从数据存储器104获取条码图像，将其传输至条码解码流水线102等。本实用新型所揭示的主控逻辑模块101不具备运算功能，而是仅根据一定条件触发相应事件，具体可利用习知的状态机实现。

串行总线接口112可与串行总线连接且进行通讯。

寄存器组103包括一系列自定义的寄存器，包括状态寄存器、数据寄存器以及命令寄存器等，状态寄存器用于显示主控逻辑模块101的工作状态，数据寄存器用于暂存数据，命令寄存器用于暂存命令，主控逻辑模块101可从数据寄存器读取数据，从命令寄存器读取命令，并且根据特定命令作出特定动作，其中也可以从串行总线接口109输入串行总线命令。寄存器组103与主控逻辑模块101将条码解码流水线102与外部电路隔离，可方便以后对条码解码流水线102进行升级(如增加更多可处理其他格式类型的条码解码流水线)。

当光学图像传感阵列105获得条码图像后，该条码图像会存储到数据存储器104中，主控逻辑模块101在命令寄存器中接收到处理命令后会将条码图像从数据存储器104传输至条码解码流水线102中，由条码解码流水线102对该条码图像进行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。

另外，外部条码图像也可以通过总线接口109输入至寄存器组103的数据寄存器中，主控逻辑模块102可从数据寄存器获取条码图像，并将其保存至数据存储器104，当主控逻辑模块102从寄存器组103的命令寄存器读取到处理命令时，可将数据存储器104中的外部条码图像传输至条码解码流水线102进行处理，条码解码流水线102可对该外部条码图像进行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。

值得注意的是，由于条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码流水线等多种针对不同条码类型的条码解码流水线。因此，在获取条码图像后，例如是一维条码，那么该一维条码图像会同时传输至以上三种条码解码流水线中进行并行处理，而由与其格式相容的一维条码解码流水线输出该条码图像的正确条码信息。当然，也可以根据需要设置一种或者其他多种格式的条码解码流水线。

由于与一维条码图像格式不相容，PDF417条码解码流水线和RSS条码解码流水线在接收到该一维条码图像后无法进行相应处理，并无法输出正确的条码信息。同样地，条码解码流水线102也可对PDF417条码图像、RSS条码图像进行上述处理。当然，主控逻辑模块102也可根据用户的选择仅控制多个条码流水线中的一个条码流水线对输入条码图像进行处理。

另外，若从光学图像传感阵列105或总线接口109先后获取三张条码图像A、B、C至数据存储器104，三张条码图像A、B、C分别对应三种不同类型的条码格式：PDF417条码、RSS条码以及一维条码，那么该三张条码图像可按获取的先后次序从数据存储器104提供至条码解码流水线102，同一时间下，PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码流水线会首先并行处理条码图像A，结果是：PDF417条码解码流水线会对条码图像A作相应处理，并输出正确条码信息，其他两个条码解码流水线则无法对条码图像A进行处理。如果在PDF417条码解码流水线对条码图像A的处理过程中，一维条码解码流水线以及RSS条码解码流水线已确认无法处理A，则会尝试处理下一张条码图像B，其中RSS条码解码流水线会对条码图像B进行处理，并输出正确条码信息。如果在PDF417条码解码流水线和RSS条码解码流水线分别对条码图像A、B进行处理的过程中，一维条码解码流水线已确认无法处理条码图像B，则会继续尝试对下一条码图像C进行处理，并且由于格式对应，一维条码解码流水线可对C进行处理，并输出正确条码信息。

由于不用等待第一张条码图像处理完成就可以处理第二张条码图像，并且不用等待第二张条码图像处理完成就可以处理第三条码张图像，因此以上并行的条码图像处理方式可极大地提高处理不同类型的条码图像的速度。

条码解码流水线102输出的条码信息可由主控逻辑模块101存储至数据存储器104，并在需要输出时在从数据存储器104存储至数据寄存器。当然，条码解码流水线102输出的条码信息可由主控逻辑模块101直接存储至数据寄存器。存储至数据寄存器的条码信息可经串行总线接口112输出。

值得注意的是，以上条码解码流水线102的工作方式适用于本实用新型的任一实施例。

串行总线接口412从串行总线接收串行总线命令，并从串行总线接收串行总线数据且将串行总线数据暂存到数据寄存器。

串行命令解释器110可将从串行总线接收的串行总线命令解释为主控逻辑模块101可读的命令，并将主控逻辑模块101可读的命令放置到寄存器组103的命令寄存器中，主控逻辑模块101可在上述命令的控制下将数据寄存器中的串行总线数据存储到数据存储器104。另外，当上述命令为处理命令，且主控逻辑模块101从命令寄存器中接收到处理命令，会将数据存储器104中的条码图像发送至条码解码流水线102进行解码。

举例来说，当串行总线接口112从串行总线接收到一条码图像及串行总线命令后，串行命令解释器110可解释串行总线命令，并且将相应的主控逻辑模块101可读的命令放置到寄存器组103中的命令寄存器中，主控逻辑模块101根据该主控逻辑模块101可读的命令会尝试从寄存器组103的数据寄存器获取该外部条码图像，以将该外部条码图像数据存储到数据存储器104。

本实用新型所揭示的串行总线式条码解码芯片100集成了串行总线接口112和串行命令解释器110，使得条码解码芯片100通过串行总线可与4位、8位、16位或其他低端处理器113相连接，从而获得低成本的条码解码装置。由于在本实施例的条码解码装置中，处理器113不参与解码过程，而仅用于为解码装置提供控制功能，由此能够充分利用低端处理器，并在成本受限的情况下，能极大地提高研发效率。另外，本实用新型所揭示的条码解码芯片也可以通过串行总线接口112连接到任何支持串行协议的设备，从支持串行协议的设备中获取条码图像，并进行解码处理。

图2是根据本实用新型第二实施例的串行总线式条码解码芯片的电路连接框图。其与图1所示的实施方式基本相同，同样包括串行总线接口212、串行命令解释器210、寄存器组203、主控逻辑模块201、条码解码流水线202、第二数据存储器204以及光学图像传感阵列205。改进在于，图2的实施例中采用了曝光控制模块208，曝光控制模块208通过I²C(Inter-Integrated Circuit，内部集成电路)总线控制光学图像传感阵列205的工作状态。

此外，曝光控制模块208会根据光学图像传感阵列205的工作状态放置处理命令到寄存器组203的命令寄存器中，主控逻辑模块201从寄存器组203的命令寄存器中获取处理命令后，控制条码解码流水线202对光学图像传感阵列205所获得条码图像进行解码。

另外，曝光控制模块208可通过串行总线接口212获取串行总线命令，串行总线命令经串行命令解释器解释后，会存储在寄存器组203的命令寄存器中，曝光控制模块208从命令寄存器中获取该命令，从而控制光学图像传感阵列205的工作状态。

图2进一步示出了扫描开关206，可通过启动扫描开关206向主控逻辑模块201发送扫描命令，主控逻辑模块201将扫描命令暂存至命令寄存器，由此控制曝光控制模块208启动光学图像传感阵列205进行拍摄。

光学图像传感阵列205的分辨率可选用752X 480或是640X 480(本实用新型并不对此作限定)，其可通过外部总线命令或设置开关207选择不同的分辨率，例如，通过设置开关207发送设置命令至主控逻辑模块101，主控逻辑模块201将设置命令暂存至命令寄存器，由此控制曝光控制模块208设置光学图像传感阵列205的分辨率。值得注意的是，设置开关207除了具有第一实施例中所描述的触发主控逻辑模块201将条码图像从数据存储器204传输到条码解码流水线202的作用外，还具有设置光学图像传感阵列205的分辨率的功能。

值得注意的是，设置开关207和扫描开关206可根据实际需要设置，必要时可以省略。

另外，配置存储器212与寄存器组203电连接，用于存储条码解码流水线202工作时的运算参数以及查表数据(如译码运算所需的码表)，条码解码流水线202可通过主控逻辑模块201以及寄存器组203从配置存储器212获取以上数据，其必须能够保证在断电的情况下不会丢失数据，可用习知的EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)来实现，在一些情况下，配置存储器212可直接设置在条码解码流水线202中。

值得注意的是，配置存储器212可设置在本实用新型所述的任一实施例中。

图3是根据本实用新型第三实施例的串行总线式条码解码芯片的电路连接框图。本实施例与图1所示的第一实施例的区别在于，本实施例的串行总线式条码解码芯片中未设置光学图像传感阵列。条码图像由串行总线接口从外部输入。

值得注意的是，以上所介绍的串行总线接口可连接于UART(UniversalAsynchronous Receiver/Transmitter，通用异步接收/发送装置)、USB(Universal Serial BUS，通用串行总线)、SPI(Serial Peripheral interface，串行外围设备接口)、I²C(Inter-Integrated Circuit，内部集成电路)等串行总线中的一者，本实用新型并不对其作具体限定。

以上参照附图说明了本实用新型的各种优选实施例，但是只要不背离本实用新型的实质和范围，本领域的技术人员可以对其进行各种形式上的修改和变更，都属于本实用新型的保护范围。

Claims (10)

1.一种串行总线式条码解码芯片，其特征在于，包括：

数据存储器，用于存储条码图像；

寄存器组，包括命令寄存器和数据寄存器，所述命令寄存器用于暂存命令，所述数据寄存器用于暂存数据；

条码解码流水线，用于处理所述条码图像；

主控逻辑模块，从所述命令寄存器获取处理命令，根据所述处理命令将所述数据存储器中存储的所述条码图像传输至所述条码解码流水线进行解码；

串行总线接口，从串行总线接收串行总线命令以及串行总线数据，并将所述串行总线数据暂存到所述数据寄存器；

串行命令解释器，从所述串行总线接口获取所述串行总线命令，将所述串行总线命令解释为所述主控逻辑模块可读的所述命令，并将所述命令存储到所述命令寄存器，所述主控逻辑模块在所述命令的控制下将所述串行总线数据存储至所述数据存储器。

2.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述串行总线接口进一步接收所述条码图像至所述数据寄存器，所述主控逻辑模块将所述条码图像传输至所述数据存储器。

3.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述串行总线式条码解码芯片进一步包括配置存储器，所述配置存储器与所述寄存器组电连接，用于存储所述条码解码流水线工作时的运算参数以及查表数据，所述条码解码流水线通过所述主控逻辑模块以及所述寄存器组从所述配置存储器获取所述运算参数以及所述查表数据。

4.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述串行总线式条码解码芯片进一步包括配置存储器，所述配置存储器设置在所述条码解码流水线内部，用于存储所述条码解码流水线工作时的运算参数以及查表数据。

5.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述条码解码系统包括由硬件逻辑实现的多个所述条码解码流水线，所述多个条码解码流水线以不同的解码规则对所述条码图像进行并行处理。

6.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述条码解码系统进一步包括用于获取所述条码图像的光学图像传感阵列。

7.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述条码解码系统进一步包括曝光控制模块，所述曝光控制模块根据所述光学图像传感阵列的工作状态产生所述处理命令暂存至所述命令寄存器中。

8.根据权利要求1所述的串行总线式条码解码芯片，其特征在于，所述串行总线接口连接于UART、USB、SPI、I²C串行总线中的一者。

9.一种基于权利要求1-8任意一项所述串行总线式条码解码芯片的条码解码装置，其特征在于，所述条码解码装置进一步包括为所述解码装置提供控制功能的处理器。

10.根据权利要求9所述的条码解码芯片，其特征在于，所述处理器为4位、8位或16位处理器。

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