CN101887911A - 横向双极结型晶体管及其制造方法 - Google Patents
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Abstract
本发明提供一种横向双极结型晶体管及其制造方法。横向双极结型晶体管包含：发射区、环绕发射区的基区、设置于至少一部分基区之上的栅极、环绕基区的集电区、在栅极边缘与集电区之间的轻掺杂漏极区、设置于轻掺杂漏极区之上或越过轻掺杂漏极区的硅化物阻挡层、以及形成于至少一部分集电区之上的集极金属硅化物，其中在栅极的间隔物的边缘与集电区之间具有偏置。上述双极结型晶体管及其制造方法能够使晶体管具有更好的双极性能及高崩溃电压。
Description
技术领域
本发明有关于一种半导体元件技术，特别有关于一种具有高崩溃电压(Breakdown Voltage collector-emitter-open，以下简称为BVCEO)的基于互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，以下简称为CMOS)的横向双极结型晶体管(Lateral Bipolar Junction Transistor，以下简称为LBJT)及其制造方法。
背景技术
本领域的技术人员都熟知，双极结型晶体管(Bipolar Junction Transistor，以下简称为BJT)或双极型晶体管(Bipolar Transistor)是使用与CMOS相容的工艺形成。这些双极型晶体管也被指称为LBJT且具有高临界频率(thresholdfrequency，以下简称为Ft)与高电流增益β(beta)。
在半导体集成电路(Integrated Circuits，以下简称为IC)设计中，经常需要提供一种混合模式元件，即，具有BJT与CMOS两种功能。混合模式元件既可提高IC设计的灵活性，又可提高IC性能。现已建立CMOS晶体管与双极型晶体管的集成以提供双极-CMOS(Bipolar-CMOS，以下简称为BiCMOS)IC。BiCMOS电路提供例如高速度、高驱动(drive)能力、具有模拟-数字能力的混合电压性能等优点，适合于例如电信等应用。然而，在日益减小的尺寸上，完善制造的CMOS与双极性两种元件的性能具有相当挑战。为制造在同一芯片上结合双极型晶体管与场效晶体管(field effect transistor)的IC，在设计与制造中，都必须进行折衷以在完善双极型晶体管与场效晶体管二者的性能的情况下不显著增加工艺步骤的数目。
横向双极型晶体管使用一般的轻掺杂漏极(Lightly Doped Drain，以下简称为LDD)金属氧化物半导体(Metal Oxide Semiconductor，以下简称为MOS)晶体管制造。NPN型元件形成自N型MOS晶体管，而PNP型元件形成自P型MOS晶体管。横向双极型晶体管的基极宽度(base width，以下简称为WBase)由MOS通道长度决定并通常等于MOS通道长度。因此，期望一种具有改进的双极性能与高BVCEO的基于CMOS的双极型晶体管。
发明内容
有鉴于此，特提供以下技术方案：
在本发明的实施例中，提供一种横向双极结型晶体管，包含：发射区；基区，环绕发射区；栅极，设置于至少一部分基区之上；集电区，环绕基区，在集电区与栅极的间隔物的边缘之间具有偏置；轻掺杂漏极区，设置于栅极的边缘与集电区之间；硅化物阻挡层，设置于轻掺杂漏极区之上或越过轻掺杂漏极区；以及集极金属硅化物，形成于至少一部分集电区之上。
在本发明的另一实施例中，提供一种横向双极结型晶体管，包含：发射区；基区，环绕发射区；栅极，设置于至少一部分基区之上；集电区，环绕基区，在集电区与栅极的间隔物的边缘之间具有偏置；轻掺杂漏极区，设置于栅极的边缘与集电区之间；以及集极金属硅化物，形成于至少一部分集电区之上，其中在轻掺杂漏极区之上或越过轻掺杂漏极区不形成硅化物。
在本发明的另一实施例中，提供一种横向双极结型晶体管制造方法，包含：提供衬底，其中衬底上具有环状栅极、设置于环状栅极的外围周围的浅沟槽隔离区、以及设置于环状栅极与浅沟槽隔离区之间的轻掺杂漏极区；在衬底内植入离子以形成环绕环状栅极的发射区以及在环状栅极与发射区相对的一侧的集电区，其中在集电区与该栅极的间隔物的边缘之间具有偏置；在衬底内植入离子以形成环绕浅沟槽隔离区的环状基极接触区；形成硅化物阻挡层以遮蔽至少一部分轻掺杂漏极区；以及在未被硅化物阻挡层遮蔽的发射区与集电区之上形成金属硅化物层。
在本发明的又一实施例中，提供一种横向双极结型晶体管，包含：发射区；第一集电区，与发射区隔开；第二集电区，与发射区隔开且设置于发射区与第一集电区相对的一侧；第一栅极叉指，设置于第一集电区与发射区之间；第二栅极叉指，设置于第二集电区与发射区之间，其中第一栅极叉指与第二栅极叉指互相平行；基区，设置于第一栅极叉指与第二栅极叉指之下；第一轻掺杂漏极区，设置于第一栅极叉指与第一集电区之间；第二轻掺杂漏极区，设置于第二栅极叉指与第二集电区之间；以及集极金属硅化物，形成于第一集电区与第二集电区的至少一部分之上；其中在第一轻掺杂漏极区与第二轻掺杂漏极区之上或越过第一轻掺杂漏极区与第二轻掺杂漏极区不形成硅化物。
以上所述的双极结型晶体管及其制造方法能够使晶体管具有更好的双极性能及高崩溃电压。
附图说明
图1为根据本发明实施例的横向PNP双极型晶体管的布局的俯视平面图。
图2为如图1所示的晶体管沿着直线I-I’的剖面图。
图3为根据本发明的另一实施例的横向NPN双极结型晶体管的剖面图。
图4为根据本发明的又一实施例的横向NPN双极结型晶体管的剖面图。
图5至图10为制造如图1所示的横向PNP双极结型晶体管的工艺范例的剖面图。
图11为图2中的圆形区域的放大图。
图12与图13为根据本发明的其它变形实施例的俯视平面图。
图14为图12中的横向双极型晶体管沿着直线II-II’的剖面图。
图15为根据本发明又一实施例的横向NPN双极型晶体管的剖面图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
下文将详细描述本发明的具有较高BVCEO的LBJT的结构与布局。改进型LBJT结构以横向PNP双极型晶体管为例描述，但本领域的技术人员应可理解，通过反转导电性掺杂物的极性，也可制造横向NPN双极型晶体管。
请参考图1与图2。图1为根据本发明实施例的横向双极型晶体管的布局的俯视平面图(top planar view)。图2为如图1所示的晶体管沿着直线I-I’的剖面图(cross-sectional view)。如图1与图2所示，横向PNP双极型晶体管1形成于半导体衬底(substrate)10之内，衬底10可为P型掺杂衬底(图中以P-sub标示)。横向PNP双极型晶体管1包含P+掺杂区101，P+掺杂区101作为横向PNP双极型晶体管1的发射区(emitter region)，形成于N阱(N Well，以下简称为NW)14中。图1中发射区101的矩形形状仅为一种范例。应可理解，发射区101可具有其它多边形形状。
位于环状多晶硅(polysilicon)栅极104之下的基区(base region)102设置于发射区101的外围周围。可将电压施加于多晶硅栅极104以改变横向PNP双极型晶体管1的特性。应可理解，图1中多晶硅栅极104的矩形形状仅为一种范例。多晶硅栅极104可具有与发射区101对应的多边形形状。WBase大致等于栅极长度。
环状P+掺杂区103，作为横向PNP双极型晶体管1的集电区(collectorregion)，形成于NW 14中且设置于基区102的外围周围。浅沟槽隔离(ShallowTrench Isolation，以下简称为STI)区150可设置于集电区103的外围周围。环状N+基极接触(base contact)区160可设置于STI区150的外围周围。
在本实施例中，NW 14、发射区101、集电区103、STI区150、N+基极接触区160及多晶硅栅极104可与CMOS元件的各扩散区与栅极同时形成。在发射区101与集电区103形成期间，多晶硅栅极104可作为植入封闭掩模(implantblockout mask)。
如图2所示，在多晶硅栅极104与基区102之间，设置栅极介电层(gatedielectric layer)114。在实施例中，栅极介电层114与用于输入输出(Input/Output，以下简称为I/O)电路的CMOS元件的栅极氧化层(gate oxide layer)同时形成。因此，位于横向PNP双极型晶体管1的多晶硅栅极104之下的栅极介电层114的厚度可大致上等于用于I/O电路的CMOS元件的栅极氧化层的厚度。通过如此，栅极电流(gate current，Ig)与栅极引发的漏极漏电流(Gate Induced DrainLeakage，以下简称为GIDL)都可被减小。在多晶硅栅极104的两个相对的侧壁(sidewall)上，可设置间隔物(spacers)312。
图11为图2中的圆形区域400的放大图(enlarged view)。本发明的一个主要特性为集电区103可脱离多晶硅栅极104的间隔物312的边缘以获得较高BVCEO。为形成上述拉回(pull back)的集电区103，在源/漏离子植入期间，可使用源/漏极阻挡层(block layer)来遮掩毗邻于多晶硅栅极104的有效区(activearea)或氧化区定义(Oxide Defined，以下简称为OD)区的一部分。虚线340标示现有技术LBJT的接面轮廓(junction profile)以显示上述拉回的集电区103的范围。集电区103的边缘与多晶硅栅极104的侧壁上的间隔物312的边缘保持一定距离。在实施例中，所谓“拉回”是指集电区103的边缘与间隔物312的边缘之间的距离大于发射区101的边缘与邻近发射区101的间隔物312的边缘之间的距离。
本发明的另一个主要特性为可在集电区103与多晶硅栅极104之间设置P型轻掺杂漏极(P type Lightly Doped Drain，以下简称为PLDD)112。PLDD 112仅设置于多晶硅栅极104毗邻于集电区103的一侧上，而毗邻于发射区101的另一侧上未设置LDD。在实施例中，单侧的PLDD 112可被认为集极的延伸。在实施例中，PLDD 112与CMOS元件中的LDD区同时形成。为形成单侧的PLDD 112，在横向PNP双极型晶体管1的工艺中可引入LDD阻挡层。此外，在横向PNP双极型晶体管1的工艺中可引入临界电压(threshold voltage，Vt)植入阻挡层以产生较低掺杂的基极。PLDD 112的掺杂浓度可与I/O装置的掺杂浓度、核心装置的掺杂浓度(doping concentration)、或其加总相同。
环状金属硅化物阻挡(SAlicide Block，以下简称为SAB)层180形成于PLDD112之上或越过PLDD 112且设置于多晶硅栅极104的外围周围。SAB层180可延伸至多晶硅栅极104的上表面。根据本发明的实施例，SAB层180可由例如氧化硅或者氮化硅的介电材料组成。在硅化物工艺期间，SAB层180也可避免PLDD 112(尤指在集电区103的边缘与间隔物312的边缘之间的一部分PLDD112)遭受穿刺损伤(spike damage)。在SAB层180形成之后，射极金属硅化物101a可形成于发射区101之上。集极金属硅化物103a可形成于至少一部分集电区103之上。基极金属硅化物160a可形成于N+基极接触区160之上。在实施例中，在集极金属硅化物103a与多晶硅栅极104的间隔物312的边缘之间的偏置d不小于0.1μm。
射极金属硅化物101a、集极金属硅化物103a、基极金属硅化物160a可通过在衬底10上沉积(deposite)金属而形成。上述金属与暴露区域的半导体材料反应以形成金属硅化物，金属硅化物为横向PNP双极型晶体管1的射极、基极及集极提供低阻抗接触。在集电区103之上或在PLDD 112之上(或越过PLDD 112)的SAB层180阻止在PLDD 112之上(或越过PLDD 112)或在多晶硅栅极104的边缘上形成金属硅化物。通过在横向PNP双极型晶体管1中提供SAB层180，可避免由PLDD 112中的穿刺损伤而导致的漏电流(leakage current)。
图3为根据本发明的另一实施例的横向NPN双极型晶体管2的剖面图。其中，图3与图2相同的符号代表相同的元件。如图3所示，横向NPN双极型晶体管2可形成于半导体衬底10(例如P型掺杂衬底)之内。横向NPN双极型晶体管2包含N+掺杂区201，N+掺杂区201作为横向NPN双极型晶体管2的发射区。N+掺杂区201可形成于P阱(P Well，以下简称为PW)24之内。可形成环状NW 220与PW 24下面的深N阱(Deep NW，以下简称为DNW)22以隔离PW 24。在另一实施例中，可省略PW 24。图4为根据本发明的又一实施例的横向NPN双极型晶体管2a的剖面图。其中，图4与图3相同的符号代表相同的元件。如图4所示，可形成环状NW 220与DNW 22以隔离P型衬底主体10a，且横向NPN双极型晶体管2a可形成于P型衬底主体10a之内。
环状多晶硅栅极104之下的基区202可设置于发射区201的外围周围。环状N+掺杂区203，作为横向NPN双极型晶体管2的集电区，可形成于PW 24之内并设置于基区202的外围周围。STI区150可设置于集电区203的外围周围。环状P+基极接触区260可设置于STI区150的外围周围。集电区203可脱离多晶硅栅极104的间隔物312的边缘以获得较高BVCEO。为形成上述拉回的集电区203，在源/漏离子植入期间，可使用源/漏极阻挡层来遮掩毗邻于多晶硅栅极104的有效区或OD区的一部分。
在集电区203与多晶硅栅极104之间可设置N型轻掺杂漏极(N type LightlyDoped Drain，以下简称为NLDD)212。NLDD 212仅设置于多晶硅栅极104毗邻于集电区203的一侧上，而毗邻于发射区201的另一侧上未设置LDD。在实施例中，单侧的NLDD 212可被认为集极的延伸。在实施例中，NLDD 212与CMOS元件中的LDD区同时形成。为形成单侧的NLDD 212，在横向NPN双极型晶体管2的工艺中可引入LDD阻挡层。此外，在横向NPN双极型晶体管2的工艺中可引入Vt植入阻挡层以产生较低掺杂的基极。NLDD 212的掺杂浓度可与I/O装置的掺杂浓度、核心装置的掺杂浓度、或其加总相同。
SAB层180形成于NLDD 212之上或越过NLDD 212且设置于多晶硅栅极104的外围周围。SAB层180可延伸至多晶硅栅极104的上表面。根据本发明的实施例，SAB层180可由例如氧化硅或者氮化硅的介电材料组成。在硅化物工艺期间，SAB层180也可避免NLDD 212(尤指在集电区203的边缘与间隔物312的边缘之间的一部分NLDD 212)遭受穿刺损伤。在SAB层180形成之后，射极金属硅化物201a可形成于发射区201之上。集极金属硅化物203a可形成于至少一部分集电区203之上。基极金属硅化物260a可形成于P+基极接触区260之上。
图5至图10为制造如图1所示的横向PNP双极型晶体管1的工艺范例的剖面图。其中，与图1相同的符号代表相同的元件。应可理解，图5至图10所示的步骤为可选步骤并可按照不同顺序安排以制造符合本发明精神的横向双极型晶体管。如图5所示，提供半导体衬底10(例如P型掺杂衬底)。STI区150可形成于半导体衬底10之内以定义有效区。随后，执行离子植入工艺，在半导体衬底10内植入N型掺杂物以形成衬底10中的NW 14。在半导体衬底10的主表面上，可形成环状多晶硅栅极104与栅极介电层114。
PLDD 112仅设置于多晶硅栅极104毗邻于STI区150的一侧上，而另一侧上未设置LDD。在实施例中，单侧的PLDD 112可被认为集极的延伸。在实施例中，PLDD 112与CMOS元件中的LDD区同时形成。为形成单侧的PLDD 112，在横向PNP双极型晶体管1的工艺中可引入LDD阻挡层。此外，在横向PNP双极型晶体管1的工艺中可引入Vt植入阻挡层以产生较低掺杂的基极。PLDD112的掺杂浓度可与I/O装置的掺杂浓度、核心装置的掺杂浓度、或其加总相同。
如图6所示，在形成单侧PLDD 112之后，在多晶硅栅极104的每一侧上形成间隔物312。因此，光阻图案(photoresist pattern)300可形成于半导体衬底10之上。光阻图案300可包含环状开口(opening)300a与中心开口300b。光阻图案300阻止至少一部分邻近多晶硅栅极104的PLDD 112。随后，可执行离子植入工艺310，透过环状开口300a与中心开口300b向半导体衬底10内植入P型掺杂物，由此产生P+掺杂区101与103。在完成离子植入工艺310之后，可移除光阻图案300。在多晶硅栅极104的间隔物312的边缘与集电区103之间具有偏置d。
如图7所示，光阻图案400可形成于半导体衬底10之上。光阻图案400可包含环状开口400a，环状开口400a暴露导体衬底10沿着STI区150的外侧的环状区域。随后，可执行离子植入工艺410，透过环状开口400a向半导体衬底10内植入N型掺杂物，由此产生作为基极接触区的环状N+掺杂区160。在完成离子植入工艺410之后，可移除光阻图案400。
如图8与图9所示，执行硅化物工艺。首先，SAB层180可形成于PLDD 112之上或越过PLDD 112以阻止至少一部分LDD区且可设置于多晶硅栅极104的外围周围。SAB层180可延伸至多晶硅栅极104的上表面。SAB层180可由例如氧化硅或者氮化硅的介电材料组成。在SAB层180形成之后，在半导体衬底10上沉积金属层560，且射极金属硅化物101a可形成于发射区101之上，集极金属硅化物103a可形成于至少一部分集电区103之上，以及基极金属硅化物160a可形成于N+基极接触区160之上。可选择地，可移除SAB层180，如图10所示。
图12与图13为根据本发明的其它变形实施例的俯视平面图。如图12所示，两个线形多晶硅栅极叉指(polysilicon gate finger)304a与304b被用于横向双极型晶体管3，而并非图1所示的环状多晶硅栅极104的矩形形状。两个多晶硅栅极叉指304a与304b可被安排为大致上互相平行。为控制两个平行的多晶硅栅极叉指304a与304b，多晶硅栅极叉指304a与304b可通过多晶硅条(poly bar)304c互相连接，由此形成如图13所示的横向双极型晶体管3a的U形多晶硅栅极。请注意，多晶硅条304c可设置于有效区之外并可设置于隔离区(isolationregion)之上，因此，在多晶硅条304c之下可无通道形成。或者，多晶硅栅极叉指304a与304b可通过金属线互相连接。
现在请参考图12与图14。图14为图12中的横向双极型晶体管3沿着直线II-II’的剖面图。其中，相同数值的标号指示相同的区域、层或者元件。如图12与图14所示，横向PNP双极型晶体管3形成于半导体衬底10之内(例如P型掺杂衬底)。横向PNP双极型晶体管3包含P+掺杂区301，P+掺杂区301作为横向PNP双极型晶体管3的发射区，形成于NW 14中。
如图12所示，P+掺杂区301形成于多晶硅栅极叉指304a与304b之间且P+掺杂区301具有四个侧壁。在本实施例中，P+掺杂区301的两个相对的侧壁分别与多晶硅栅极叉指304a、304b对应的侧壁大致相连。P+掺杂区301的其它两个侧壁可与沟槽隔离区大致相连。
基区102设置于多晶硅栅极叉指304a与304b两者之下。P+掺杂区303，作为横向PNP双极型晶体管3的集电区，形成于NW 14中且设置于多晶硅栅极叉指304a与304b中与P+掺杂区301相对的一侧上。在NW 14中提供STI区150以隔离P+掺杂区303与N+基极接触区360。
在本实施例中，NW 14、发射区301、集电区303、STI区150、N+基极接触区360及多晶硅栅极叉指304a与304b可与CMOS元件的各扩散区与栅极同时形成。在发射区301与集电区303形成期间，多晶硅栅极叉指304a与304b可作为植入封闭掩模。
如图14所示，在多晶硅栅极叉指304a、304b两者与基区102之间提供栅极介电层314。在实施例中，栅极介电层314与用于I/O电路的CMOS元件的栅极氧化层同时形成。因此，位于横向PNP双极型晶体管3的多晶硅栅极叉指304a与304b两者之下的栅极介电层314的厚度可大致上等于用于I/O电路的CMOS元件的栅极氧化层的厚度。通过如此，Ig与GIDL都可被减小。在多晶硅栅极叉指304a与304b两者的两个相对的侧壁上，可设置间隔物312。
本发明的一个主要特性为集电区303可脱离多晶硅栅极叉指304a与304b两者的间隔物312的边缘以获得较高BVCEO。为形成上述拉回的集电区303，在源/漏离子植入期间，可使用源/漏极阻挡层来遮掩毗邻于多晶硅栅极叉指304a与304b两者的有效区或OD区的一部分。集电区303的边缘与多晶硅栅极叉指304a与304b两者的侧壁上的间隔物312的边缘保持一定距离。在实施例中，所谓“拉回”是指集电区303的边缘与间隔物312的边缘之间的距离大于发射区301的边缘与邻近发射区301的间隔物312的边缘之间的距离。
本发明的另一个主要特性为可在集电区303与多晶硅栅极叉指304a、304b两者之间设置PLDD 112。PLDD 112仅设置于多晶硅栅极叉指304a与304b两者毗邻于集电区303的一侧上，而毗邻于发射区301的另一侧上未设置LDD。在实施例中，单侧的PLDD 112可被认为集极的延伸。在实施例中，位于集极一侧的PLDD 112与CMOS元件中的LDD区同时形成，例如，与I/O LDD、核心LDD或其结合的植入工艺同时发生，因此PLDD 112的掺杂浓度可与I/O装置的掺杂浓度、核心LDD的掺杂浓度、或其加总相同。为形成单侧的PLDD 112，在横向双极型晶体管3的工艺中，可引入LDD阻挡层。相似地，在横向双极型晶体管3的工艺中，可引入Vt植入阻挡层以产生较低掺杂的基极。
SAB层180形成于PLDD 112之上或越过PLDD 112且可自集极一侧延伸至多晶硅栅极叉指304a与304b两者。SAB层180可由例如氧化硅或者氮化硅的介电材料组成。在硅化物工艺期间，SAB层180也可避免PLDD 112(尤指在集电区303的边缘与间隔物312的边缘之间的一部分PLDD 112)遭受穿刺损伤。在SAB层180形成之后，射极金属硅化物301a可形成于发射区301之上。集极金属硅化物303a可形成于至少一部分集电区303之上。基极金属硅化物360a可形成于N+基极接触区360之上。在实施例中，在集极金属硅化物303a与多晶硅栅极叉指304a、304b两者的间隔物312的边缘之间的偏置d不小于0.1μm。
射极金属硅化物301a、集极金属硅化物303a、基极金属硅化物360a可通过在衬底10上沉积金属而形成。上述金属与暴露区域的半导体材料反应以形成金属硅化物，金属硅化物为横向PNP双极型晶体管3的射极、基极及集极提供低阻抗接触。在集电区303之上或在PLDD 112之上(或越过PLDD 112)的SAB层180阻止在PLDD 112之上(或越过PLDD 112)或在多晶硅栅极叉指304a、304b两者的边缘上形成金属硅化物。通过在横向PNP双极型晶体管3中提供SAB层180，可避免由PLDD 112中的穿刺损伤而导致的漏电流。SAB层180可被移除。
如图12所示，由于发射区301仅有两个相对的侧壁与多晶硅栅极叉指304a、304b对应的侧壁大致相连，故横向双极型晶体管3具有较高Ft与较高电流增益β。
应可理解，通过反转导电性掺杂物的极性，可制造横向NPN双极型晶体管。图15为根据本发明又一实施例的横向NPN双极型晶体管4的剖面图。横向NPN双极型晶体管4与图12所示的横向PNP双极型晶体管3具有类似布局，且其中相同数值的标号指示相同的区域、层或者元件。如图15所示，横向NPN双极型晶体管4可形成于半导体衬底10之内(例如P型掺杂衬底)。横向NPN双极型晶体管4包含N+掺杂区401，N+掺杂区401作为横向NPN双极型晶体管4的发射区。N+掺杂区401可形成于PW 24。可形成NW 220与PW 24下面的DNW22以隔离PW 24。在另一实施例中，可省略PW 24，形成NW 220与DNW 22以隔离P型衬底，且横向NPN双极型晶体管4可形成于P型衬底之内。在NW220中可提供N+区422作为拾取区(pick up region)。
多晶硅栅极叉指404a与404b两者之下的基区202可形成于PW 24之内。N+掺杂区403，作为横向NPN双极型晶体管4的集电区，可形成于PW 24之内。STI区150可设置于集电区403的外围周围。P+基极接触区460可设置于STI区150的外围周围。集电区403可脱离多晶硅栅极叉指404a与404b两者的间隔物312的边缘以获得较高BVCEO。为形成上述拉回的集电区203，在源/漏离子植入期间，可使用源/漏极阻挡层来遮掩毗邻于多晶硅栅极叉指404a与404b两者的有效区或OD区的一部分。
在集电区403与多晶硅栅极叉指404a、404b两者之间可设置NLDD 212。NLDD 212仅设置于多晶硅栅极叉指404a、404b两者毗邻于集电区403的一侧上，而毗邻于发射区401的另一侧上未设置LDD。在实施例中，单侧的NLDD 212可被认为集极的延伸。在实施例中，NLDD 212与CMOS元件中的LDD区同时形成，例如，与I/O LDD、核心LDD或其结合的植入工艺同时发生，因此NLDD212的掺杂浓度可与I/O装置的掺杂浓度、核心装置的掺杂浓度、或其加总相同。为形成单侧的NLDD 212，在横向NPN双极型晶体管4的工艺中，可引入LDD阻挡层。相似地，在横向NPN双极型晶体管4的工艺中，可引入Vt植入阻挡层以产生较低掺杂的基极。
SAB层180形成于NLDD 212之上或越过NLDD 212且可自集极一侧延伸至多晶硅栅极叉指404a与404b两者。根据本发明上述实施例，SAB层180可由例如氧化硅或者氮化硅的介电材料组成。在硅化物工艺期间，SAB层180也可避免NLDD 212(尤指在集电区403的边缘与间隔物312的边缘之间的一部分NLDD 212)遭受穿刺损伤。在SAB层180形成之后，射极金属硅化物401a可形成于发射区401之上。集极金属硅化物403a可形成于至少一部分集电区403之上。基极金属硅化物460a可形成于P+基极接触区460之上。
射极金属硅化物401a、集极金属硅化物403a、基极金属硅化物460a可通过在衬底10上沉积金属而形成。上述金属与暴露区域的半导体材料反应以形成金属硅化物，金属硅化物为横向NPN双极型晶体管4的射极、基极及集极提供低阻抗接触。位于集电区403之上或在NLDD 212之上(或越过NLDD 212)的SAB层180阻止在NLDD 212之上(或越过NLDD 212)或在多晶硅栅极叉指404a、404b两者的边缘上形成金属硅化物。通过在横向NPN双极型晶体管4中提供SAB层180，可避免由NLDD 212中的穿刺损伤而导致的漏电流。SAB层180可被移除。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (21)
1.一种横向双极结型晶体管，包含：
发射区；
基区，环绕该发射区；
栅极，设置于至少一部分该基区之上；
集电区，环绕该基区，在该集电区与该栅极的间隔物的边缘之间具有偏置；
轻掺杂漏极区，设置于该栅极的该边缘与该集电区之间；
硅化物阻挡层，设置于该轻掺杂漏极区之上或越过该轻掺杂漏极区；以及
集极金属硅化物，形成于至少一部分该集电区之上。
2.如权利要求1所述的横向双极结型晶体管，其特征在于：该发射区具有多边形形状。
3.如权利要求1所述的横向双极结型晶体管，其特征在于：该横向双极结型晶体管为横向PNP双极型晶体管，且其中该发射区为形成于N阱内的P+掺杂区。
4.如权利要求1所述的横向双极结型晶体管，其特征在于：该轻掺杂漏极区为P型掺杂。
5.如权利要求4所述的横向双极结型晶体管，其特征在于：该栅极毗邻于该发射区的一侧上未设置轻掺杂漏极。
6.如权利要求1所述的横向双极结型晶体管，其特征在于：浅沟槽隔离区设置于该集电区的外围周围。
7.如权利要求6所述的横向双极结型晶体管，更包含基极接触区，环绕该浅沟槽隔离区。
8.如权利要求7所述的横向双极结型晶体管，其特征在于：该基极接触区为N+掺杂区。
9.如权利要求1所述的横向双极结型晶体管，其特征在于：栅极介电层设置于该栅极与该基区之间。
10.如权利要求9所述的横向双极结型晶体管，其特征在于：该栅极介电层与用于输入输出电路的多个互补金属氧化物半导体元件的栅极氧化层同时形成。
11.如权利要求1所述的横向双极结型晶体管，其特征在于：该横向双极结型晶体管为横向NPN双极型晶体管，且其中该发射区为形成于P阱内的N+掺杂区。
12.如权利要求11所述的横向双极结型晶体管，其特征在于：该P阱被设置于深N阱的上方。
13.如权利要求1所述的横向双极结型晶体管，其特征在于：该横向双极结型晶体管为横向NPN双极型晶体管，且其中该发射区为形成于P型掺杂衬底内的N+掺杂区。
14.一种横向双极结型晶体管，包含：
发射区；
基区，环绕该发射区；
栅极，设置于至少一部分该基区之上；
集电区，环绕该基区，在该集电区与该栅极的间隔物的边缘之间具有偏置；
轻掺杂漏极区，设置于该栅极的该边缘与该集电区之间；以及
集极金属硅化物，形成于至少一部分该集电区之上；
其中在该轻掺杂漏极区之上或越过该轻掺杂漏极区不形成硅化物。
15.一种横向双极结型晶体管制造方法，包含：
提供衬底，其中该衬底上具有环状栅极、设置于该环状栅极的外围周围的浅沟槽隔离区、以及设置于该环状栅极与该浅沟槽隔离区之间的轻掺杂漏极区；
在该衬底内植入离子以形成环绕该环状栅极的发射区以及在该环状栅极与该发射区相对的一侧的集电区，其中在该集电区与该栅极的间隔物的边缘之间具有偏置；
在该衬底内植入离子以形成环绕该浅沟槽隔离区的环状基极接触区；
形成硅化物阻挡层以遮蔽至少一部分该轻掺杂漏极区；以及
在该集电区与未被该硅化物阻挡层遮蔽的该发射区之上形成金属硅化物层。
16.如权利要求15所述的横向双极结型晶体管制造方法，其特征在于：该集电区环绕基区。
17.一种横向双极结型晶体管，包含：
发射区；
第一集电区，与该发射区隔开；
第二集电区，与该发射区隔开且设置于该发射区与该第一集电区相对的一侧；
第一栅极叉指，设置于该第一集电区与该发射区之间；
第二栅极叉指，设置于该第二集电区与该发射区之间，其中该第一栅极叉指与该第二栅极叉指互相平行；
基区，设置于该第一栅极叉指与该第二栅极叉指之下；
第一轻掺杂漏极区，设置于该第一栅极叉指与该第一集电区之间；
第二轻掺杂漏极区，设置于该第二栅极叉指与该第二集电区之间；以及
集极金属硅化物，形成于该第一集电区与该第二集电区的至少一部分之上；
其中在该第一轻掺杂漏极区与该第二轻掺杂漏极区之上或越过该第一轻掺杂漏极区与该第二轻掺杂漏极区不形成硅化物。
18.如权利要求17所述的横向双极结型晶体管，其特征在于：该第一栅极叉指电连接于该第二栅极叉指。
19.如权利要求18所述的横向双极结型晶体管，其特征在于：该第一栅极叉指是透过多晶硅条或金属线电连接于该第二栅极叉指。
20.如权利要求17所述的横向双极结型晶体管，其特征在于：该第一轻掺杂漏极区的掺杂浓度与输入输出装置的掺杂浓度、核心轻掺杂漏极的掺杂浓度、或其加总相同。
21.如权利要求17所述的横向双极结型晶体管，其特征在于：该第二轻掺杂漏极区的掺杂浓度与输入输出装置的掺杂浓度、核心轻掺杂漏极的掺杂浓度、或其加总相同。
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