CN101877303A - 处理晶片的方法及使用该方法的半导体制造设备 - Google Patents
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Abstract
本发明提供一种处理晶片的方法及使用该方法的半导体制造设备，该处理晶片的方法包括：测量表示晶片翘曲量的数据；根据翘曲量，决定至少两个不同的控制电压，并通过用以夹持上述晶片的静电式晶片座将控制电压施加至晶片的相应位置；以及当在晶片上执行工艺时，施加至少两个不同的控制电压，用以夹持晶片的相应位置。本发明可以减少基板应力、减少破片或平坦化基板，因此基板的所有区域均能合适地被聚焦。避免了晶片翘曲的非理想效应。
Description
技术领域
本发明涉及半导体制造技术，特别涉及静电式晶片座(electrostaticchucks)与夹持方法(chucking method)。
背景技术
为了减少半导体生产的单位成本与增加产能，半导体制造商已增加半导体晶片的尺寸，目前一般使用的是(直径)300mm晶片，并且制造商计划提升至450mm晶片的系统。晶片尺寸的提升会在机械上产生全新的问题，或是使得以前并未认真考虑的问题更显严重。
这些问题其中之一就是晶片翘曲(wafer warpage)。一般而言，大尺寸晶片的厚度变化是能够被察知的。举例而言，自旋涂布层(spin-on layer)中央的厚度比周围的的厚度稍微厚一点。若比较厚的自旋涂布层被沉积在晶片上，则晶片厚度的绝对变化(以μm为单位)就会大一点。发明人曾经观察到在具有极大厚度变化的大尺寸晶片(300mm或450mm)是类似于凹面状。与沉积层的厚度变化相比较，晶片翘曲会在晶片上表面造成更大的高度变化。晶片翘曲会造成令人无法接受的后果。举例而言，当在晶片外缘执行图案化工艺时，若晶片的外缘部分翘起，则光刻工艺使用的曝光光源可能会失焦。对使用45nm(或更小线宽)技术的工艺而言，曝光光源的失焦是主要的缺点。对于45nm工艺而言，目前已能估计出晶片平坦度的些许变化将浪费光刻光源景深的50％。再者，翘曲晶片的残余应力将造成破片。
因此，亟需一种方法以避免晶片翘曲的非理想效应。
发明内容
为了解决现有技术存在的上述问题，在某些实施例中，本发明提供一种处理晶片的方法，包括：测量表示晶片的翘曲量的数据；根据翘曲量，决定至少两个不同的控制电压，并通过用以夹持上述晶片的静电式晶片座将控制电压施加至晶片的相应位置；以及当在晶片上执行工艺时，施加至少两个不同的控制电压，用以夹持晶片的相应位置。
在某些实施例中，本发明提供一种半导体制造设备，包括：测量反应室、缓冲反应室、工艺反应室以及处理器。测量反应室用以测量半导体基板的翘曲量；缓冲反应室密封地耦接于测量反应室；工艺反应室密封地耦接于缓冲反应室，工艺反应室用以在半导体基板上执行材料沉积或移除步骤，工艺反应室具有静电式晶片座，静电式晶片座具有至少两区域并用以施加夹持力予半导体基板，每一区域具有独立的控制电压；以及处理器用以由测量反应室接收代表翘曲量的数据并且根据翘曲量决定每一区域的控制电压，静电式晶片座通过控制电压以施加夹持力。
在某些实施例中，本发明提供一种计算机可读取存储介质，计算机可读取存储介质是以计算机程序码而被编码，当处理器执行计算机程序码时，处理器执行一处理晶片的方法，处理晶片的方法包括：控制测量装置，用以测量表示晶片的翘曲量的数据；根据翘曲量，决定至少两个不同的控制电压，并通过静电式晶片座将控制电压施加至晶片的相应位置；以及当在晶片上执行工艺时，控制静电式晶片座，施加至少两个不同的控制电压，用以夹持晶片的相应位置。
本发明可以减少基板应力、减少破片或平坦化基板，因此基板的所有区域均能合适地被聚焦，避免了晶片翘曲的非理想效应。
附图说明
图1为提供即时翘曲测量的半导体制造设备与具有多区域的静电式晶片座的工艺反应室的示意图；
图2为适用于图1的工艺反应室之一的晶片座示意图；
图3为当施加控制电压以夹持翘曲晶片时的侧面图；
图4为在图1所示的半导体制造设备中处理晶片的方法流程图，上述半导体制造设备在静电式晶片座使用即时翘曲测量与夹持电压；
图5为收集控制电压的方法流程图，并提供测试数据表以供图1的半导体制造设备之用；
图6为图1的测量反应室的示意图。
主要元件符号说明如下：
100半导体制造设备；
120测量反应室；
130、131缓冲反应室；
140-145工艺反应室；
150处理器；
152机器可读取存储介质；
122扫描激光；
124平台；
135机械装置；
200静电式晶片座；
211-213电压源；
201外缘区域；
203中心区域；
300晶片。
具体实施方式
具体实施例是结合附图进行说明，其中附图是具体实施例的一部分。在以下说明中，相对性的方位用语，例如“在下方的(lower)”、“在上方的(upper)”、“水平的(horizontal)”、“垂直的(vertical)”、“位于上方的(above)”、“位于下方的(below)”、“向上(up)”、“向下(down)”、“上方(top)”、“下方(bottom)”以及其衍生用字(例如“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”等)是用以标示附图的装置的相对方位。上述相对性的方位用语仅用于说明，并非用以限制装置的特定方位。连接性的用语，例如“耦接(coupled)”、“连接(connected)”与“互连(interconnected)”，用以表示连接关系，其中结构通过居间结构直接或间接地连接至另一结构或与另一结构隔绝，若非特别说明，连接关系也包括可移除或不可移除的连接关系。
图1所示为半导体制造设备100。半导体制造设备100是一种整合性的设备并具有多个分立的工艺反应室140-145，分立的工艺反应室140-145通过缓冲反应室130和131互相连接。测量反应室120用以在负责进行半导体工艺的半导体制造设备100中即时地测量半导体基板的翘曲程度(量)。
缓冲反应室130密封式地耦接于测量反应室120与工艺反应室140和141之间。缓冲反应室131密封式地耦接于缓冲反应室130与工艺反应室142和145之间。工艺反应室142-145密封式地耦接于缓冲反应室131。测量反应室具有扫描激光，扫描激光能够测量其本身与晶片上表面的距离，用以检测晶片上表面的高度轮廓。用以执行上述目的的测量设备购自KLA Tensor(加州圣荷西)。此外，KLA Tensor的SPECTRA FX100与WAFERSIGHT2模块也是适用的测量装置。
工艺反应室140-145用以执行半导体基板上各层材料的沉积、转换或移除步骤。举例而言，工艺反应室140-145用以沉积一介电质层或金属层，或是执行离子注入工艺或蚀刻工艺。每一个工艺反应室140-145均具有图2的静电式晶片座200。静电式晶片座200具有至少两个区域(zoom)，两个区域均具有独立的控制电压用以施加夹持力予基板。
处理器150耦接于测量反应室120与每一工艺反应室140-145之间，并从测量反应室120接收代表翘曲程度(量)的数据。然后，根据每一晶片的翘曲程度，处理器150用以决定每一工艺反应室140-145的每一静电式晶片座200两个区域的每一个的独立的控制电压。静电式晶片座200使用独立的控制电压以施加夹持力。
当执行基板的图案化工艺时，通过施加不同的独立的控制电压予晶片的不同区域，处理器150能够选择最佳的独立的控制电压，用以减少基板应力、减少破片或平坦化基板，因此基板的所有区域均能合适地被聚焦。举例而言，当执行工艺时，若翘曲超过临界值时，则独立的控制电压被选择以减少破片。若翘曲不严重，因为不需考虑破片的问题，则独立的控制电压被选择而将晶片最佳地平坦化。
图2和图3显示静电式晶片座200的一实施例。静电式晶片座200具有中心区域203与外缘区域201。在某些情况中，独立的控制电压V1和V3分别被施加于外缘区域201和中心区域203，其中V1大于V3。举例而言，若图3的晶片300的残余应力使得外缘区域向上翘曲，则较高的控制电压V1在外缘区域303提供比中心区域301的吸引力(attractive force)313更大的吸引力311，用以平坦化晶片300并改善外缘区域303的聚焦。施加于中心区域301的控制电压V3则可以降低以便减少应力。在其他情况中，外缘区域303的控制电压V1小于中心区域301的控制电压V3。
在某些实施例中，静电式晶片座200具有介于中心区域203与外缘区域201的居中区域202，独立的控制电压V2被施加于居中区域202，并且独立的控制电压V1和V3分别被施加于外缘区域201和中心区域203，其中V3＜V2＜V1。因此，施加居中的吸引力312予晶片，其中居中的吸引力312大于中心区域203的吸引力313且小于外缘区域201的吸引力311。在其他实施例中，静电式晶片座200可具有四个或五个区域，分别具有独立的控制电压(与相应的夹持吸引力)。
处理器150连接至机器可读取存储介质152。机器可读取存储介质152包括一测试数据表，而此测试数据表由来自多个测试晶片的测试数据所构成。测试数据(表)用以使具有多个翘曲量的测试晶片的破片和测试晶片的多个区域的每一个的各自的控制电压产生关连。处理器150根据测试数据与翘曲量决定控制电压V1-V3的至少两个。
在一较佳实施例中，测量反应室120如图6所示地包括扫描激光122，扫描激光122用以测量晶片300的上表面多个位置的高度。换句话说，扫描激光122具有固定的光束，并且平台124能够乘载晶片300作二维的往复运动。
图4是处理晶片300的方法流程。处理的流程由处理器150所控制。
在步骤400，晶片被提供至半导体制造设备100前端的测量反应室120。
在步骤402测量代表晶片翘曲量的数据。在某些实施例中，上述测量包括测量晶片上表面的多个位置的高度。举例而言，上述测量包括以激光扫描晶片的上表面的高度。在某些实施例中，测量反应室120的扫描激光122往复地扫描晶片300的上表面。在其他实施例中，激光光束是固定的，并且平台124承载着晶片300在X和Y轴往复地运动，用以使固定的激光光束能够扫描晶片的表面。在某些实施例中，假设因为翘曲而造成的上表面位移仅为半径的函数，且是轴对称的。然后，在一个(往或复的)经过过程中，通过测量晶片的直径即可决定出晶片的翘曲，上述方式比将整个晶片上表面往复地扫描多次来的快。这使得测量反应室不再是工艺的瓶颈。
在步骤404，通过在缓冲反应室130/131中的机械装置(robotic device)135/136，晶片300由测量反应室120被传送至工艺反应室140-145之一。晶片300被传送至静电式晶片座200。
在步骤406，根据翘曲量，处理器150决定施加至静电式晶片座200所夹持的晶片300各个区域的至少两个控制电压。在一实施例中，处理器150分别提供三种控制电压V1-V3至电压源211-213。各个电压源211-213分别提供控制电压V1-V3至中心区域301、居中区域302以及外缘区域303。当在晶片300上执行工艺时，静电式晶片座200施加至少两种不同的控制电压，用以夹持晶片300的相应的区域。
在步骤408，执行晶片的工艺步骤。举例而言，晶片的工艺步骤包括沉积步骤、材料的转换步骤或移除步骤、或图案化步骤。工艺步骤被执行于有源元件层或互连层上。
在步骤410，工艺步骤结束，并且通过半导体工艺设备100的前端界面将晶片送回晶片输送装置，例如前开式晶片输送盒。
通过图4的方法流程，在执行沉积步骤、材料的转换步骤或移除步骤之前，为了测量晶片的翘曲，每一晶片将会被安置在测量反应室内。接着，为处理中的每一晶片分别设定静电式晶片座的控制电压。
图5为一个实施例的流程图，用以为静电式晶片座200决定夹持所需的控制电压。
在步骤500，通过改变测试晶片的薄膜厚度与静电式晶片座的每一区域的控制电压来处理测试晶片的样品。
在步骤510，测量每一测试晶片的翘曲，并且破片被验证(identified)并且量化(quantified)。破片根据晶片上表面的高度变化或曲率而被验证。
在步骤520，根据测试晶片，将破片与晶片翘曲和控制电压进行关联。
在步骤530，由测试晶片中选择出品质最佳的晶片。举例而言，在某些实施例中，对每一翘曲量选择降低破片的控制电压。当晶片被静电静式晶片座夹持时，若两个不同的控制电压降低破片的效果相同或是小于临界值，则选择最能够降低翘曲的控制电压，用以突破僵局。
在其他实施例中，当晶片被静电式晶片座夹持时，对每一翘曲量选择最能降低翘曲的控制电压。当晶片被静电静式晶片座夹持时，若两个不同的控制电压降低翘曲的效果相同或是小于临界值，则选择最能够降低破片的控制电压，用以突破僵局。
在步骤540，产生测试数据表。测试数据表的每一项目根据测试晶片之一而选择，并且具有代表翘曲的数值(例如高度变化或曲率)，并且每一项目具有多个控制电压。
在步骤550，将测试数据表存储于机器可读取存储介质中，以便在决定各个晶片的控制电压时使用。
在步骤560，对于即将在导体工艺设备100被制造的晶片，根据翘曲量的验证，取得测试数据表中最接近的项目，用以决定每一区域的控制电压。在某些实施例中，提供介于欲制造的晶片的翘曲量间的两个最接近的项目，并且执行内插法用以提供每一区域的控制电压。
虽然图5显示使用对照表的工艺，然而在其他实施例中，在耦接至静电式晶片座的计算机中，所选择的测试数据(代表每一翘曲量的最佳控制电压)是利用回归分析而取得，并提供最佳(最小)的方均根拟合方程式，用以计算至少两种不同的控制电压。对于静电式晶片座的每一(电压)区域，相应的回归方程式提供作为翘曲的连续函数的电压。
虽然本发明以较佳实施例揭示如上，然而并非用以限制本发明。并且，本领域技术人员应能了解本发明权利要求应被宽广地认定以涵括本发明的实施例及其变形。
Claims (15)
1.一种处理晶片的方法，包括：
测量表示晶片翘曲量的数据；
根据已测量的翘曲量，决定至少两个不同的控制电压，并通过一静电式晶片座将上述控制电压施加至晶片的相应位置；以及
当在晶片上执行工艺时，施加上述至少两个不同的控制电压，用以夹持晶片的相应位置，其中
上述测量表示晶片翘曲的数据的步骤包括以激光测量晶片上表面多个位置的高度，并且在制造期间即时地被执行于半导体制造设备中。
2.如权利要求1所述的处理晶片的方法，其中施加上述至少两个不同的控制电压的步骤包括在耦接至上述静电式晶片座的计算机中计算上述控制电压，并将相应的不同的上述控制电压施加至上述静电式晶片座的多个区域的每一个。
3.如权利要求2所述的处理晶片的方法，其中上述静电式晶片座具有一中心区域与一外缘区域，并且施加至上述外缘区域的上述控制电压高于施加至上述中心区域的上述控制电压。
4.如权利要求3所述的处理晶片的方法，其中上述静电式晶片座具有一居中区域，并且施加至上述居中区域的上述控制电压介于施加至上述外缘区域的上述控制电压与施加至上述中心区域的上述控制电压之间。
5.如权利要求2所述的处理晶片的方法，还包括：
收集多个测试晶片的测试数据，相关于上述测试晶片的破片的上述测试数据具有多个夹持电压，并且具有上述测试晶片的多个区域的每一个的翘曲量；以及
存储上述测试数据于一测试数据表中，其中决定至少两个不同的控制电压的步骤是根据上述测试数据所决定。
6.如权利要求5所述的处理晶片的方法，其中决定至少两个不同的控制电压的步骤包括由相应于翘曲量的上述测试数据表选择一组夹持电压，其中翘曲量接近于晶片的翘曲量。
7.如权利要求5所述的处理晶片的方法，其中决定至少两个不同的控制电压的步骤包括：
由相应于翘曲量的上述测试数据表选择两组夹持电压，其中翘曲量接近于晶片的翘曲量；以及
在上述两组夹持电压之间执行内插法，用以决定两个不同的上述控制电压。
8.一种半导体制造设备，包括：
一测量反应室，用以测量一半导体基板的翘曲量，其中上述测量反应室包括一激光，用以测量晶片上表面的多个位置的高度；
一缓冲反应室，密封耦接于上述测量反应室；
一工艺反应室，密封耦接于上述缓冲反应室，上述工艺反应室用以在上述半导体基板上执行材料的沉积生长或移除步骤，上述工艺反应室具有一静电式晶片座，上述静电式晶片座具有至少两区域并用以施加夹持力予上述半导体基板，每一上述区域具有独立的控制电压；以及
一处理器，耦接于上述测量反应室与每一上述工艺反应室之间，用以由上述测量反应室接收代表翘曲量的数据并且根据上述翘曲量决定每一上述区域的上述控制电压，上述静电式晶片座通过上述控制电压以施加夹持力。
9.如权利要求8所述的半导体制造设备，其中上述静电式晶片座具有一中心区域与一外缘区域，并且施加至上述外缘区域的上述控制电压高于施加至上述中心区域的上述控制电压。
10.如权利要求9所述的半导体制造设备，其中上述静电式晶片座具有一居中区域，并且施加至上述居中区域的上述控制电压介于施加至上述外缘区域的上述控制电压与施加至上述中心区域的上述控制电压之间。
11.如权利要求8所述的半导体制造设备，还包括：
一机器可读取介质，连接至上述处理器，上述机器可读取介质包括多个测试晶片的测试数据表，相关于上述测试晶片的破片的上述测试数据具有多个夹持电压，并且具有上述测试晶片的多个区域的每一个的翘曲量，其中上述处理器根据上述测试数据与上述翘曲量决定至少两个不同的控制电压。
12.一种采用计算机程序处理晶片的方法，其特征在于包括以下步骤：
控制一测量装置，用以测量表示一晶片的翘曲量的数据；
根据上述翘曲量，决定至少两个不同的控制电压，并通过一静电式晶片座将上述控制电压施加至上述晶片的相应位置；以及
当在上述晶片上执行工艺时，控制上述静电式晶片座，施加上述至少两个不同的控制电压，用以夹持上述晶片的相应位置。
13.如权利要求12所述的采用计算机程序处理晶片的方法，其中施加上述至少两个不同的控制电压的步骤包括施加相应的不同的控制电压至上述静电式晶片座的多个区域的每一个。
14.如权利要求13所述的采用计算机程序处理晶片的方法，其中上述静电式晶片座具有一中心区域与一外缘区域，并且施加至上述外缘区域的上述控制电压高于施加至上述中心区域的上述控制电压，并且上述静电式晶片座具有一居中区域，并且施加至上述居中区域的上述控制电压介于施加至上述外缘区域的上述控制电压与施加至上述中心区域的上述控制电压之间。
15.如权利要求13所述的采用计算机程序处理晶片的方法，其中上述处理晶片的控制方法还包括：
接收多个测试晶片的测试数据，其中上述测试数据用以使具有多个夹持电压的测试晶片的破片和测试晶片的多个区域的每一个的翘曲量产生关连；以及
存储上述测试数据于一测试数据表中，其中决定上述至少两个不同的控制电压的步骤是根据上述测试数据所决定。
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