CN101840913B - 半导体器件 - Google Patents

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榊原宽
岩垂史
佐藤启之
江口真
泷雅人
森下英俊
加藤孝三
森本淳
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Renesas Electronics Corp
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Abstract

本发明提供一种半导体器件。第一半导体芯片包括第一电感器和第二电感器，并且第二半导体芯片包括第三电感器和第四电感器。第一电感器连接至第一半导体芯片的第一接收电路，而第二电感器通过第一接合线连接至第二半导体芯片的第二传送电路。第三电感器连接至第二半导体芯片的第二接收电路，而第四电感器通过第二接合线连接至第一半导体芯片的第一传送电路。

Description

半导体器件
相关申请的交叉引用
本申请基于日本专利申请No.2009-061269，通过引用，将其内容合并于此。
技术领域
本发明涉及一种半导体器件，其能够在具有不同电位的电信号输入的两个电路之间传送电信号。
背景技术
当在具有不同电位的电信号输入的两个电路之间传送电信号时，通常会使用到光电耦合器。光电耦合器包括诸如发光二极管的发光元件和诸如光电晶体管的受光元件。发光元件将输入的电信号转换成光，而受光元件将光转换成电信号。由此，对电信号进行传送。
然而，由于光电耦合器包括发光元件和受光元件，所以难于减小光电耦合器的尺寸。当电信号的频率高时，难以跟踪电信号。作为解决这些问题的技术，例如，美国专利No.7075329公开了一种结构，在该结构中，在同一衬底上形成两个电感器(inductor)，并将该两个电感器彼此电感地耦合，以传送电信号。在美国专利No.7075329中，当传送两种电信号时，在同一衬底上形成四个电感器，并将两组电感器彼此电感地耦合。此外，在日本公开专利申请A-H08-222439中，公布了一种基于在半导体衬底表面上形成的方形螺旋线圈的变压器。方形螺旋线圈的第一线圈和方形螺旋线圈的第二线圈具有相应的线圈图案，所述相应的线圈图案以它们之间插入有绝缘层的方式彼此几乎垂直对置，并且所述相应的线圈图案几乎重叠在相同的平面位置中。
当通过电感器之间的电感耦合来传送两种电信号时，需要两组彼此电感耦合的电感器。当两组电感器之间的距离短时，电感器彼此干扰，并且在电信号中可能产生噪声。
发明内容
在一个实施例中，提供一种半导体器件，包括：第一半导体芯片；第二半导体芯片；和使第一半导体芯片与第二半导体芯片连接的第一与第二接合线。第一半导体芯片包括：第一传送电路和第一接收电路，该第一传送电路和第一接收电路形成在第一衬底上方；第一多层互连层，其形成在第一衬底上方；第一电感器，其设置在第一多层互连层中；以及第二电感器，其设置在第一多层互连层中并设置在第一电感器之上。第二半导体芯片包括：第二传送电路和第二接收电路，该第二传送电路和第二接收电路形成在第二衬底上方；第二多层互连层，其形成在第二衬底上方；第三电感器，其设置在第二多层互连层中；和第四电感器，其设置在第二多层互连层中并设置在第三电感器之上。第一电感器和第二电感器中的一个连接至第一传送电路和第二传送电路中的一个。第三电感器和第四电感器中的一个连接至第一传送电路和第二传送电路中的另一个传送电路。在第一电感器和第二电感器中的一个连接至第一传送电路的情况下，第一电感器和第二电感器中的另一电感器连接至第二接收电路。在第一电感器和第二电感器中的一个连接至第二传送电路的情况下，另一电感器连接至第一接收电路。在第三电感器和第四电感器中的一个连接至第一传送电路的情况下，第三电感器和第四电感器中的另一电感器连接至第二接收电路。在第三电感器和第四电感器中的一个连接至第二传送电路的情况下，另一电感器连接至第一接收电路。
根据本发明的上述实施例，第一电信号可通过第一电感器与第二电感器之间的电感耦合，而从第一半导体芯片与第二半导体芯片中的一个传送至另一个半导体芯片，而第二电信号可通过第三电感器与第四电感器之间的电感耦合从所述另一个半导体芯片传送至所述一个半导体芯片。第一电感器和第二电感器形成在第一半导体芯片中，而第三电感器和第四电感器形成在第二半导体芯片中。因此，可增加从第一电感器和第二电感器到第三电感器和第四电感器的距离。结果，可防止(第一电感器和第二电感器之间的)电感耦合与(第三电感器和第四电感器之间的)电感耦合之间的干扰。
根据本发明的上述实施例，可增加从第一电感器和第二电感器到第三电感器和第四电感器的距离。结果，可防止(第一电感器和第二电感器之间的)电感耦合与(第三电感器和第四电感器之间的)电感耦合之间的干扰。
附图说明
结合附图，从以下的某些优选实施例的说明中，本发明的以上及其它的目的、优点和特征将而变得更加明显，其中：
图1是示意性示出根据本发明第一实施例的半导体器件的结构的横截面图；
图2是示出在图1中示出的半导体器件的平面图；
图3是示出在图1和2中示出的半导体器件的电路图；
图4是示出根据第一实施例的半导体器件的变型的结构的电路图；
图5是示出第一半导体芯片的结构的横截面图；
图6是示意性示出根据本发明第二实施例的半导体器件的结构的横截面图；
图7是示出在图6中示出的半导体器件的平面图；
图8是示出在图6中示出的半导体器件的电路图；
图9是示出在图6中示出的半导体器件中使用的第一半导体芯片的横截面图；
图10是示出根据第二实施例的半导体器件的变型的结构的电路图；
图11是示意性示出根据本发明第三实施例的半导体器件的结构的横截面图；
图12是示意性示出根据本发明第四实施例的半导体器件的结构的平面图；
图13是示出在图12中示出的半导体器件的电路图；
图14是示意性示出在图4中示出的半导体器件的横截面图；以及
图15是示意性示出在图10中示出的半导体器件的横截面图。
具体实施方式
现在将参考说明性实施例描述本发明。本领域的技术人员将认识到的是，利用本发明的教导能实现许多替代性的实施例，并且本发明不局限于出于解释性目的而示出的实施例。
在下文中，将参考附图描述本发明的实施例。在附图中，相同的部件由相同的附图标记指示，并且不重复它们的说明。
(第一实施例)
图1是示意性示出根据本发明第一实施例的半导体器件的结构的横截面图，而图2是示出在图1中示出的半导体器件的平面图。图3是示出在图1和2中示出的半导体器件的电路图。半导体器件包括第一半导体芯片10、第二半导体芯片20、第一接合线610、和第二接合线620。第一接合线610和第二接合线620使第一半导体芯片10和第二半导体芯片20连接。
第一半导体芯片10包括第一传送电路100、第一接收电路200、和第一多层互连层400。在第一衬底50上形成第一传送电路100和第一接收电路200。第一多层互连层400形成在第一衬底50上，并具有在其中以绝缘层与互连层交替的次序将其层压等于或超过t1(t1＞3)次的结构。第一多层互连层400包括第一电感器310和第二电感器320。第一电感器310设置在第一多层互连层400的第n1个互连层中。第二电感器320设置在第一多层互连层400的第m1个互连层中(t1≥m1≥n1+2)，并设置在第一电感器310之上。
第二半导体芯片20包括第二传送电路102、第二接收电路202、和第二多层互连层402。在第二衬底52上形成有第二传送电路102和第二接收电路202。第二多层互连层402形成在第二衬底52上，并具有在其中以绝缘层与互连层交替的顺序将其层压等于或超过t2(t2＞3)次的结构。第二多层互连层402包括第三电感器312和第四电感器322。第三电感器312设置在第二多层互连层402的第n2个互连层中。第四电感器322设置在第二多层互连层402的第m2个互连层中(t2≥m2≥n2+2)，并设置在第三电感器312之上。在该实施例中，第二多层互连层402的层的厚度和形成所述层的材料与第一多层互连层400对应层的厚度和材料相同。
第一电信号通过第一电感器310与第二电感器320之间的电感耦合，从第一半导体芯片10与第二半导体芯片20中的一个传送至另一个半导体芯片，而第二电信号通过第三电感器312与第四电感器322之间的电感耦合，从所述另一个半导体芯片传送至所述一个半导体芯片。第一半导体芯片10和第二半导体芯片20处理具有不同电位的电信号。术语“待处理的具有不同电位的电信号”意思是电信号具有不同的参考电位。
优选的是n1等于n2。在该情况下，优选的是t1等于t2，而m1等于m2。
在该实施例中，设置在第一电感器310之上的电感器没有设置在第n个互连层与第m个互连层之间的任何互连层中。第一电感器310和第二电感器320形成在该第一电感器310与第二电感器320之间传送电信号的信号传送元件。所述电信号例如是数字信号，但该电信号也可以是模拟信号。
在该实施例中，第一电感器310、第二电感器320、第三电感器312、和第四电感器322中的每一个均为在互连层中形成的螺旋互连图案。绝缘层可以是多个层间绝缘膜的层压结构或一个层间绝缘膜。在该实施例中，绝缘层具有两个层间绝缘膜的层压结构。
第一电感器310与第二电感器320中的一个连接至第一传送电路100与第二传送电路102中的一个。第三电感器312与第四电感器322中的一个连接至第一传送电路100与第二传送电路102中的另一个传送电路。
当第一电感器310与第二电感器320中的一个连接至第一传送电路100时，第一电感器310与第二电感器320中的另一个电感器连接至第二接收电路202。当第一电感器310与第二电感器320中的一个连接至第二传送电路102时，另一个电感器连接至第一接收电路200。
当第三电感器312与第四电感器322中的一个连接至第一传送电路100时，第三电感器312与第四电感器322中的另一个电感器连接至第二接收电路202。当第三电感器312与第四电感器322中的一个连接至第二传送电路102时，另一个电感器连接至第一接收电路200。
例如，在图1和3所示的示例中，第一半导体芯片10的第一电感器310通过第一多层互连层400连接至第一接收电路200。第一半导体芯片10的第二电感器320通过第一接合线610和第二半导体芯片20的第二多层互连层402(包括电极焊盘500)，而连接至第二半导体芯片20的第二传送电路102。第二半导体芯片20的第三电感器312通过第二多层互连层402连接至第二接收电路202。第四电感器322通过第二接合线620和第一半导体芯片10的第一多层互连层400(包括电极焊盘500)，而连接至第一半导体芯片10的第一传送电路100。
如图4和14所示，还考虑第一电感器310通过第一多层互连层400连接至第一传送电路100。在该情况下，第二电感器320通过第一接合线610和第二多层互连层402而连接至第二接收电路202。另外，第三电感器312通过第二多层互连层402连接至第二传送电路102，而第四电感器322通过第二接合线620和第一多层互连层400而连接至第一接收电路200。
图5是示出第一半导体芯片10的结构的横截面图。第二半导体芯片20的横截面与第一半导体芯片10的横截面相同，因此不对其进行重复说明。
在图5所示的示例中，第一半导体芯片10具有四个互连层的层压结构。互连是通过金属镶嵌法(damascene)形成的Cu互连，并设置在互连层412、422、432和442中形成的凹槽中。电极焊盘500形成在最上面的互连层中。四个互连层中的至少一个互连层可以是Al合金互连或Au互连。可选地，所有的互连可以是Al合金互连或Au互连。
用于形成接触插塞的绝缘层410形成在第一衬底50与最下面的互连层之间。另外，用于形成导通孔的绝缘层420、430和440分别设置在第一互连层与第二互连层之间、第二互连层与第三互连层之间、以及第三互连层与第四互连层之间。绝缘层410、互连层412、绝缘层420、互连层422、绝缘层430、互连层432、绝缘层440和互连层442以如上顺序层压在第一衬底50上。
形成绝缘层和互连层的绝缘膜可以是SiO2膜或低介电常数膜。低介电常数膜可以是例如具有等于或小于3.3的介电常数的绝缘膜，或者优选地等于或小于2.9的介电常数的绝缘膜。除了SiOC以外，低介电常数膜例如可由如下材料制成：诸如氢化倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、或甲基氢化倍半硅氧烷(MHSQ)的聚氢硅氧烷；诸如聚烯丙基醚(PAE)、二乙烯基硅氧烷-双苯并环丁烯(BCB)的包含芳香族化合物的有机材料；或SilK(注册商标)、SOG、FOX(可流动氧化物)(注册商标)、Cytop(注册商标)、或苯并环丁烯(BCB)。另外，低介电常数膜可以是任何这些材料的多孔膜。
第一电感器310位于从下侧起的第二互连层422中，而第二电感器320位于最上面的互连层442中。互连层432和两个绝缘层430与440设置在第一电感器310与第二电感器320之间。
第一衬底50为第一导电型(例如，p型)半导体衬底。第一衬底50可以是绝缘体上的硅(SOI)衬底、SiC衬底、或诸如GaAs衬底或GaN衬底的化合物半导体衬底。第一半导体芯片10包括第一传送电路100和第一接收电路200。在图5所示的示例中，第一接收电路200连接至第一电感器310，而第一传送电路100通过电极焊盘500和第二接合线620而连接至第二半导体芯片20的第四电感器322。
第一传送电路100包括第一晶体管。第一晶体管包括第一导电型晶体管和第二导电型晶体管。第一导电型的第一晶体管121形成在第二导电型阱120中，并包括作为源极和漏极的两个第一导电型杂质区域124，和包括栅电极126。第二导电型的第一晶体管141形成在第一导电型阱140中，并包括作为源极和漏极的两个第二导电型杂质区域144，和包括栅电极146。在栅电极126和146中每一个的下方设置有栅极绝缘膜。两个栅极绝缘膜大致具有相同的厚度。
第二导电型的杂质区域122形成在第二导电型阱120中，而第一导电型的杂质区域142形成在第一导电型阱140中。用于施加第一导电型的第一晶体管121的参考电位(接地电位)的互连连接至杂质区域122，而用于施加第二导电型的第一晶体管141的参考电位的互连连接至杂质区域142。
第一接收电路200包括第二晶体管。第二晶体管包括第一导电型晶体管和第二导电型晶体管。第一导电型的第二晶体管221形成在第二导电型阱220中，并包括作为源极和漏极的两个第一导电型杂质区域224，和包括栅电极226。第二导电型的第二晶体管241形成在第一导电型阱240中，并包括作为源极和漏极的两个第二导电型杂质区域244，和包括栅电极246。在栅电极226和246中每一个之下设置有栅极绝缘膜。在图5所示的示例中，两个栅极绝缘膜与在第一传送电路100中包括的第一晶体管121和141的栅极绝缘膜大致相同。然而，第一晶体管121和141与第二晶体管221和241可包括具有不同厚度的栅极绝缘膜。
第二导电型的杂质区域222形成在第二导电型阱220中，而第二导电型的杂质区域242形成在第一导电型阱240中。用于施加第一导电型的第二晶体管221的参考电位( )的互连连接至杂质区域222，而用于施加第二导电型的第二晶体管241的参考电位的互连连接至杂质区域242。
接下来，将描述根据该实施例的半导体器件的制造方法。首先，在晶片形衬底上形成第一晶体管121和141与第二晶体管221和241。然后，在第一晶体管121和141与第二晶体管221和241上形成多层互连层(第一多层互连层400和第二多层互连层402)。当形成多层互连层时，形成第一电感器310(或第三电感器312)、第二电感器320(或第四电感器322)、以及电极焊盘500。然后，将晶片形衬底分割成半导体芯片。由此，通过相同的工艺形成第一半导体芯片10和第二半导体芯片20。
然后，通过第一接合线610和第二接合线620使第一半导体芯片10与第二半导体芯片20彼此连接。由此，制造半导体器件。
接下来，将描述该实施例的效果与操作。在该实施例中，第一电信号通过第一电感器310与第二电感器320之间的电感耦合，从第一半导体芯片10与第二半导体芯片20中的一个传送至另一个半导体芯片，而第二电信号通过第三电感器312与第四电感器322之间的电感耦合，从所述另一个半导体芯片传送至所述一个半导体芯片。第一电感器310和第二电感器320形成在第一半导体芯片10中，而第三电感器312和第四电感器322形成在第二半导体芯片20中。因此，能够增加从第一电感器310和第二电感器320到第三电感器312和第四电感器322的距离。结果，能够防止由于(第一电感器310与第二电感器320之间的)电感耦合和(第三电感器312与第四电感器322之间的)电感耦合之间的干扰所引起的在第一和第二电信号中产生的噪声。
另外，n1等于n2，也就是说，从第一电感器310到第一衬底50的距离大致等于从第三电感器312到第二衬底52的距离。因此，在第一电感器310与第一衬底50之间形成的寄生电容大致等于在第三电感器312与第二衬底52之间形成的寄生电容。由于设置在较低的层中的第一电感器310和第三电感器312都连接至接收电路(或传送电路)，所以第一电感器310和第三电感器312的电位大致接收电路(或传送电路)的电位。当电位彼此相等时，不出现放电和充电，并且不形成电容、即寄生电容。因此，当设计半导体器件电路时，不考虑寄生电容。当把晶片分割成通过相同的制造工艺制造的第一半导体芯片10和第二半导体芯片20时，该效果尤其明显。
(第二实施例)
图6是示意性示出根据第二实施例的半导体器件的结构的横截面图，而图7是示出图6所示的半导体器件的平面图。图8是示出图6所示的半导体器件的电路图，而图9是示出在图6所示的半导体器件中使用的第一半导体芯片10的横截面图。图6、7、8和9分别对应于第一实施例中的图1、2、3和5。第二半导体芯片20的横截面图与第一半导体芯片10的横截面图相同。除下部的电感器310和312通过接合线610和620连接至另一半导体芯片的电路以外，根据第二实施例的半导体器件的结构与根据第一实施例的半导体器件的结构相同。
第一电感器310通过第一多层互连层400(包括电极焊盘502)、第一接合线610、和第二半导体芯片20的第二多层互连层402(包括电极焊盘500)而连接至第二半导体芯片20的第二传送电路102。第二电感器320通过第一多层互连层400而连接至第一接收电路200。
第三电感器312通过第二多层互连层402(包括电极焊盘502)、第二接合线620、和第一半导体芯片10的第一多层互连层400(包括电极焊盘500)而连接至第一半导体芯片10的第一传送电路100。第四电感器322通过第二多层互连层402连接至第二接收电路202。
如图10和15所示，第一电感器310可通过第一多层互连层400(包括电极焊盘502)、第一接合线610、和第二半导体芯片20的第二多层互连层402(包括电极焊盘500)而连接至第二半导体芯片20的第二接收电路202。在该情况下，第二电感器320通过第一多层互连层400连接至第一传送电路100。第三电感器312通过第二多层互连层402(包括电极焊盘502)、第二接合线620、和第一半导体芯片10的第一多层互连层400(包括电极焊盘500)而连接至第一半导体芯片10的第一接收电路200。第四电感器322通过第二多层互连层402连接至第二传送电路102。
根据该实施例，也能够获得与第一实施例相同的效果。
(第三实施例)
图11是示出根据第三实施例的半导体器件的结构的横截面图，并对应于第一实施例中的图5。除了在第一半导体芯片10和第二半导体芯片20中，第二电感器320和第四电感器322形成在紧接最上面的层之下的互连层432中，并且通过在最上面的层中形成的电极焊盘504而连接至第一接合线610以外，根据该实施例的半导体器件的结构与第一实施例中的半导体器件的结构相同。
在该实施例中，还能够获得与第一实施例相同的效果。
(第四实施例)
图12是示出根据第四实施例的半导体器件的结构的平面图，而图13是示出图12所示的半导体器件的电路图。除了每个半导体芯片包括对具有反相的电信号进行传送的偶数个电感器对以外，根据该实施例的半导体器件与根据第一实施例的半导体器件相同。
第一半导体芯片10包括多个第一电感器310和多个第二电感器320。第一电感器310的数量等于第二电感器320的数量。第二半导体芯片20包括第三电感器312和第四电感器322。第三电感器312的数量和第四电感器322的数量中的每一个等于第一电感器310的数量。第一接合线610的数量和第二接合线620的数量中的每一个等于第一电感器310的数量。在该实施例中，提供偶数个第一电感器310、偶数个第二电感器320、偶数个第三电感器312、和偶数个第四电感器322。
连接至第二电感器320的第二传送电路102和连接至紧邻所述第二电感器320设置的另一第二电感器320的第二传送电路102形成微分电路。也就是说，输入至所述第二电感器320和所述第一电感器310的电信号的相位与输入至紧邻该第二电感器320和该第一电感器310而设置的另一第二电感器320和第一电感器310的电信号的相位相反。
连接至第四电感器322的第一传送电路100和连接至紧邻所述第四电感器322设置的另一第四电感器322的第一传送电路100形成微分电路。也就是说，输入至第四电感器322和第三电感器312的电信号的相位与输入至紧邻所述第四电感器322和所述第三电感器312设置的另一第四电感器322和另一第三电感器312的电信号的相位相反。
在该实施例中，也能够获得与第一实施例相同的效果。另外，输入至第二电感器320和第一电感器310的电信号的相位与输入至紧邻所述第二电感器320和所述第一电感器310设置的另一第二电感器320和另一第一电感器310的电信号的相位相反。因此，当电感性地耦合第二电感器320和第一电感器310的对时，相邻的导体对加强了磁场。因此，能够防止在电信号中产生噪声。
输入至第四电感器322和第三电感器312的电信号的相位与输入至紧邻所述第四电感器322和所述第三电感器312设置的另一第四电感器322和另一第三电感器312的电信号的相位相反。因此，当电感性地耦合第四电感器322和第三电感器312的对时，相邻的电感器对加强了磁场。因此，能够防止在电信号中产生噪声。
以上已经对作为本发明示例的本发明的实施例进行了描述。可使用与上述结构不同的各种结构。
显然，本发明不局限于以上的实施例，而是在不脱离本发明的范围和精神的情况下可作出变更和改变。

Claims (8)

1.一种半导体器件，包括：
第一半导体芯片；
第二半导体芯片；以及
用于连接所述第一半导体芯片和所述第二半导体芯片的第一和第二接合线，
其中，所述第一半导体芯片包括：
形成在第一衬底上方的第一传送电路和第一接收电路；
形成在所述第一衬底上方的第一多层互连层；
设置在所述第一多层互连层中的第一电感器；以及
设置在所述第一多层互连层中并布置在所述第一电感器之上的第二电感器，
所述第二半导体芯片包括：
形成在第二衬底上方的第二传送电路和第二接收电路；
形成在所述第二衬底上方的第二多层互连层；
设置在所述第二多层互连层中的第三电感器；以及
设置在所述第二多层互连层中并布置在所述第三电感器之上的第四电感器，
所述第一电感器和所述第二电感器中的一个电感器连接至所述第一传送电路和所述第二传送电路中的一个传送电路，
所述第三电感器和所述第四电感器中的一个电感器连接至所述第一传送电路和所述第二传送电路中的另一个传送电路，
在所述第一电感器和所述第二电感器中的一个电感器连接至所述第一传送电路的情况下，所述第一电感器和所述第二电感器中的另一个电感器连接至所述第二接收电路，
在所述第一电感器和所述第二电感器中的一个电感器连接至所述第二传送电路的情况下，所述另一个电感器连接至所述第一接收电路，
在所述第三电感器和所述第四电感器中的一个电感器连接至所述第一传送电路的情况下，所述第三电感器和所述第四电感器中的另一个电感器连接至所述第二接收电路，以及
在所述第三电感器和所述第四电感器中的一个电感器连接至所述第二传送电路的情况下，所述另一个电感器连接至所述第一接收电路。
2.根据权利要求1所述的半导体器件，
其中，所述第一电感器通过所述第一多层互连层连接至所述第一传送电路，
所述第二电感器通过所述第一接合线和所述第二多层互连层连接至所述第二接收电路，
所述第三电感器通过所述第二多层互连层连接至所述第二传送电路，以及
所述第四电感器通过所述第二接合线和所述第一多层互连层而连接至所述第一接收电路。
3.根据权利要求1所述的半导体器件，
其中，所述第一电感器通过所述第一多层互连层连接至所述第一接收电路，
所述第二电感器通过所述第一接合线和所述第二多层互连层而连接至所述第二传送电路，
所述第三电感器通过所述第二多层互连层而连接至所述第二接收电路，以及
所述第四电感器通过所述第二接合线和所述第一多层互连层而连接至所述第一传送电路。
4.根据权利要求2所述的半导体器件，
其中，所述第一电感器形成在所述第一多层互连层的第n1个互连层中，以及
所述第三电感器形成在所述第二多层互连层的第n2个互连层中，其中n1＝n2。
5.根据权利要求4所述的半导体器件，
其中，所述第一半导体芯片和所述第二半导体芯片由通过相同的制造工艺制造的晶片分割而成。
6.根据权利要求1所述的半导体器件，
其中，所述第一半导体芯片包括多个第一电感器和多个第二电感器，并且所述第一电感器的数量等于所述第二电感器的数量，
所述第二半导体芯片包括多个第三电感器和多个第四电感器，并且所述第三电感器的数量和所述第四电感器的数量中的每一个数量等于所述第一电感器的数量，以及
所述第一接合线的数量和所述第二接合线的数量中的每一个数量等于所述第一电感器的数量。
7.根据权利要求6所述的半导体器件，
其中，输入至所述第一电感器中的一个电感器的电信号的相位与输入至紧邻该一个第一电感器布置的另一第一电感器的电信号的相位相反，以及
输入至所述第三电感器中的一个电感器的电信号的相位与输入至紧邻该一个第三电感器设置的另一第三电感器的电信号的相位相反。
8.根据权利要求1所述的半导体器件，
其中，通过等于或超过t1次来按顺序地交替地层压绝缘层和互连层，形成所述第一多层互连层，其中t1＞3，
所述第一电感器设置在所述第一多层互连层的所述第n1个互连层中，
所述第二电感器设置在所述第一多层互连层的第m1个互连层中，其中t1≥m1≥n1+2，
通过等于或超过t2次来按顺序地交替地层压绝缘层和互连层，形成所述第二多层互连层，其中t2＞3，
所述第三电感器设置在所述第二多层互连层的所述第n2个互连层中，以及
所述第四电感器设置在所述第二多层互连层的第m2个互连层中，其中t2≥m2≥n2+2。
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