CN101834575B - 运算放大器 - Google Patents

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Abstract

本发明公开了一种运算放大器，该运算放大器能进行轨对轨工作且具有较大的带宽和较高的转换速率。所述运算放大器包括用于接收输入差分电压并提供跨导增益的输入级、用于提供电流增益的中间级以及用于驱动负载的输出级。

Description

运算放大器
技术领域
本发明涉及模拟电路，更具体地，本发明涉及运算放大器。
背景技术
运算放大器在许多模拟电路中均获得了广泛的应用。在许多应用场合，要求运算放大器具有较宽的带宽，较高的转换速率，并能在约1.8伏特至8伏特的工作电压范围内进行轨对轨工作。轨对轨运算放大器相比于一般运算放大器来说，扩大了动态范围，最大限度地提高了放大器的整体性能。在低电源电压和单电源电压下，轨对轨运算放大器可以有宽的输入共模电压范围和输出摆幅。轨对轨输入，可以获得零交越失真，适合驱动ADC，而不会造成差动线性衰减，实现高精密度应用。
发明内容
本发明的目的是提供一种轨对轨运算放大器，可以具有更宽的带宽，更高的转换速率。
本发明的目的通过下述技术方案来实现：
一种运算放大器包括：
电源端；
接地端；
输入级，所述输入级使所述运算放大器进行轨对轨工作；
中间级，所述中间级连接至所述输入级；以及
输出级，所述输出级连接至所述中间级。
其中，所述输入级包括：
第一输入端以及第二输入端；
第一输出端以及第二输出端；
第一输入NPN晶体管，所述第一输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述电源端；
第一输入PNP晶体管，所述第一输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述第二输出端；
第二输入NPN晶体管，所述第二输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述电源端；以及
第二输入PNP晶体管，所述第二输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述第一输出端。
其中，所述中间级包括：
第一中间级输入NPN晶体管，所述第一中间级输入NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一输出端口；
第二中间级输入NPN晶体管，所述第二中间级输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一中间级输入NPN晶体管的基极，所述射极连接至所述第二输出端口；
第一结点，第二结点以及第三结点；
第一AB缓冲器，所述第一AB缓冲器将所述第一中间级输入NPN晶体管的集电极连接至所述第一结点；
第二AB缓冲器，所述第二AB缓冲器将所述第二中间级输入NPN晶体管的集电极连接至所述第二结点；
第一电阻器，所述第一电阻器具有第一端口和第二端口且所述第一端口连接至所述第一结点，所述第二端口连接至所述第三结点；以及
第二电阻器，所述第二电阻器具有第一端口和第二端口且所述第一端口连接至所述第二结点，所述第二端口连接至所述第三结点。
其中，所述输出级包括：
输出端；
输出级PNP驱动晶体管，所述输出级PNP驱动晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述基极连接至所述第一AB缓冲器的第一NPN晶体管的集电极，所述集电极连接至所述输出端；
输出级NPN驱动晶体管，所述输出级NPN驱动晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述基极连接至所述第一AB缓冲器的第二PNP晶体管的集电极，所述集电极连接至所述输出端；
第一输出级PNP晶体管，所述第一输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述集电极连接至所述第一AB缓冲器的第一NPN晶体管的集电极；
第二输出级PNP晶体管，所述第二输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一AB缓冲器的第一NPN晶体管的集电极，所述集电极连接至所述第一AB缓冲器的第二PNP晶体管的集电极；
第一输出级NPN晶体管，所述第一输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述集电极连接至所述第一AB缓冲器的第二PNP晶体管的集电极；以及
第二输出级NPN晶体管，所述第二输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一AB缓冲器的第二PNP晶体管的集电极，所述集电极连接至所述第一AB缓冲器的第一NPN晶体管的集电极。
本发明采用上述结构，提高了运算放大器的动态工作范围和带宽，以及转换速率，使之应用范围更广泛。
附图说明
图1为根据本发明一个实施例的误差放大器输入级或者部分输入级示意图。
图2为根据本发明一个实施例的误差放大器中间级示意图。
图3为根据本发明一个实施例的误差放大器驱动级示意图。
具体实施方式
这里将参考本发明优选实施例的具体细节，结合附图对其实例进行描述。当本发明使用优选实施例进行描述时，应该理解本发明不仅局限于实施例描述的内容。相反，本发明旨在覆盖权利要求所定义的属于本发明精神和范围内的替换、改型和等同物。此外，在下述的本发明的详细说明书中描述了大量的具体细节，旨在促进对本发明的深入而全面的理解。当然，本领域的普通技术人员应能很清楚，本发明可以脱离其中某些具体细节而实施。另外，为了使本发明的主题清晰，并未对所涉及到的本领域公知的方法、流程、组件和电路进行具体描述。
图1、图2和图3示出了根据本发明一个实施例的轨对轨运算放大器电路图。其中，图1中的端口102和104为运算放大器的输入端口，图3中的端口106为运算放大器的输出端口。端口102和104中的一个被指定为同相输入端，另一个则被指定为反相输入端。在图1、图2和图3所示的具体实施例中，输入端口102为同相输入端，而输入端口104为反相输入端。
图1、图2和图3分别示出了一个具体实施例的一部分，它们共同组成一个实施例。图1、图2和图3之间通过字母“A”、“B”、“C”和“D”表示电气连接关系。如图1中的结点“A”和图2中的“A”点连接，图1中的“B”和图2中的“B”点连接，依次类推。
图1所示电路可被视为运算放大器的输入级或者输入级的一部分。该电路作为轨对轨跨导放大器，将输入端口102和104间的差分电压转换为结点A和结点B间的差分电流。
图1中的电路包含差分对管108和110以及差分对管112和114。输入端口102连接至NPN晶体管108和PNP晶体管114的基极，而输入端口104则连接至NPN晶体管110和PNP晶体管112的基极。NPN晶体管108和110的集电极均连接至电源端116（VCC），它们形成电压跟随器，分别使得晶体管108和110的射极电压跟随输入端口102和104处的电压。
晶体管118和120用于阻抗变换，以分别使得从PNP晶体管118的集电极看进去的阻抗比从NPN晶体管108的射极看进去的阻抗大，而从PNP晶体管120的集电极看进去的阻抗比从NPN晶体管110的射极看进去的阻抗大。这样，差分对管108和110以及晶体管118和120不会在结点122和124处引入电阻，可以起到隔离前后级电路的作用。
晶体管118的基极由PNP晶体管126和电流源130一起进行偏置，而晶体管120的基极由PNP晶体管128和电流源130一起进行偏置。在图1所示实施例中，电流源130为电流阱，从晶体管126和128的基极吸收电流。晶体管126和128像二极管那样连接，其基极彼此互连，其集电极也彼此互连，并且其基极和集电极均连接至电流源130。晶体管126和128的射极分别连接至晶体管118和120的射极。这样，晶体管118和120的基极被偏置，晶体管118和120的大信号集电极电流分别受晶体管126、128相对于晶体管118和120的器件规格控制，同时也受电流源130的大小控制。
PNP晶体管112和114的射极分别由电流源132和134进行偏置。对于图1所示实施例，电流源132和134提供等量电流。晶体管112和114的集电极分别连接至结点122和124。这样，结点122处的电流为晶体管112和118的集电极电流之和，结点124处的电流为晶体管114和120的集电极电流之和。
图1所示电路的输入输出跨导关系可以用多种形式表示。其中一种形式是考虑输入信号和输出信号关于各自共模信号的变化。一对信号的共模信号为该对信号的算术平均值，其差模信号为该对信号的差值。这样，若分别用 
Figure 2010101204972100002DEST_PATH_IMAGE002
和
Figure 2010101204972100002DEST_PATH_IMAGE004
表示输入结点102和104间的差模输入电压和共模输入电压，则输入结点102处的电压为，输入结点104处的电压为
Figure 2010101204972100002DEST_PATH_IMAGE008
；若分别用
Figure 2010101204972100002DEST_PATH_IMAGE010
和
Figure 2010101204972100002DEST_PATH_IMAGE012
表示结点122和124间的差模输出电流和共模输出电流，则流入结点122处的电流为
Figure 2010101204972100002DEST_PATH_IMAGE014
，流入结点124的电流为。共模输出电流
Figure 179302DEST_PATH_IMAGE012
的大小由图1中的晶体管、电流源和共模输入电压
Figure 787788DEST_PATH_IMAGE004
共同决定。
差模输出电流和差模输入电压之间的关系可以用线性关系式
Figure 2010101204972100002DEST_PATH_IMAGE018
表示，其中，
Figure DEST_PATH_IMAGE020
为跨导增益，其值取决于图1所示电路中晶体管对的特征参数。该表达式假定每对晶体管对中的晶体管完全匹配。亦即，晶体管108和110彼此匹配，它们具有相同的跨导。类似地，晶体管112和114、晶体管118和120以及晶体管126和128也彼此匹配。应当理解，理论上，输入输出关系并非完全呈线性，但在实际应用中，上述线性关系式已经能很好地反应该实施例中的输入输出关系。
通过采用差分对管108和110作为差分对管112和114的互补晶体管，图1所示电路能够进行轨对轨工作。如果输入端口102和104间的共模输入电压
Figure 442891DEST_PATH_IMAGE004
接近接地端137处的地电压，则对于差分对管108和110来说，没有足够的余量使其正常工作，而差分对管112和114仍可正常工作；反之，如果输入端口102和104间的共模输入电压
Figure 838101DEST_PATH_IMAGE004
接近电源端116（VCC）处的电压，则对于差分对管112和114来说，没有足够的余量使其正常工作，而差分对管108和110仍可正常工作。可见，本发明提出的轨对轨输入级电路使得运算放大器能在接地端电压和电源端电压范围内进行工作，提高了其动态工作范围。
参看图2，图1和图2中的符号“A”和“B”表示晶体管138的射极和电阻器139均连接至结点122，晶体管140的射极和电阻器141均连接至结点124。
用I0表示由电流源142提供的电流。对于图2所示的具体实施例，晶体管138和140彼此匹配，电阻器139和141相同，负载电阻器144和146也相同。这样，由于电路的对称性，流经电阻器139和141的电流基本相等，均为
Figure DEST_PATH_IMAGE022
；流经电阻器144的电流为
Figure 2010101204972100002DEST_PATH_IMAGE024
，其方向为流向结点148的方向；流经电阻器146的电流为
Figure 2010101204972100002DEST_PATH_IMAGE026
，其方向为流向结点150的方向。亦即，小信号电流向结点148方向流经电阻器144，小信号电流
Figure DEST_PATH_IMAGE010AA
向结点150方向流经电阻器146。
用
Figure DEST_PATH_IMAGE030
表示负载电阻器144和146的电阻值，
Figure DEST_PATH_IMAGE032
表示结点148和150间的差模电压，则结点148和150处的小信号电压分别为
Figure DEST_PATH_IMAGE034
和
Figure DEST_PATH_IMAGE036
。用上述小信号电流
Figure DEST_PATH_IMAGE010AAA
表示差模电压
Figure DEST_PATH_IMAGE032A
，有：
                                      
Figure DEST_PATH_IMAGE038
                                    (1)
图2所示电路可以看作运算放大器的中间级，其输入端口为“A”和“B”，输出端口为结点204和206，分别标记为“C”和“D”。输入端口“A”和“B”的输入信号为前述差模输出电流
Figure DEST_PATH_IMAGE010AAAA
，输出端口“C”和“D”的输出信号为电流信号。图2所示运算放大器中间级电路为一电流放大器，其电流增益表示为
Figure DEST_PATH_IMAGE040
。该电流增益
Figure DEST_PATH_IMAGE040A
的计算如下所述。
两个AB类缓冲器B1和B2分别将结点150和148耦合到结点156和172。AB类缓冲器B1包括晶体管152、154、186、188、160和200以及电流源158和190。其中电流源158为晶体管152提供偏置电流，晶体管160为晶体管154提供偏置电流。电流源190为晶体管186提供偏置电流，晶体管200为晶体管188提供偏置电流。AB类缓冲器B2包括晶体管164、168、192 、194、162和202以及电流源170和202。其中电流源170为晶体管164提供偏置电流，晶体管162为晶体管168提供偏置电流。电流源196为晶体管192提供偏置电流，晶体管202为晶体管194提供偏置电流。另外，如图所示，晶体管160和162组成上电流镜，晶体管200和202组成下电流镜。
上述两个AB类缓冲器B1和B2使得运算放大器在轨对轨工作时，结点172和156处的电压分别等于结点148和150处的电压。这样，结点172和156间的电压差等于结点148和150间的电压差。因为结点150和晶体管152的基极相连，晶体管152的射极和晶体管154的基极相连，而晶体管154的射极连接至结点156，这样，从结点150到晶体管152的射极间升高的电压被从晶体管154的基极到结点156间的降低的电压所抵消，使得结点150和结点156具有相同的电压。同样，结点148和172也具有相同的电压。
在图2所示中间级电路中，电阻器182和184相同，电流源174和176彼此匹配，从而使得流过电阻器182和184的电流相同，用
Figure DEST_PATH_IMAGE042
表示。在稳定状态下，即当结点148和150处的差模电压为零时，结点172和156之间的差模电压也为零，这样，流过电阻器182和184的电流
Figure DEST_PATH_IMAGE042A
也为零。且由于这两个AB类缓冲器B1和B2具有对称性，它们的上部分电路和下部分电路提供等量的电流。当结点148和150间的差模电压不为零时，结点172和156之间的差模电压也不为零，AB类缓冲器的上下部分电路提供的电流比稳态时提供的电流要大或者要小，这样，流经电阻器182和184的电流为
Figure DEST_PATH_IMAGE042AA
也不为零。由于结点172和156间的差模电压等于结点148和150间的差模电压，因此满足：
                                               
Figure DEST_PATH_IMAGE044
                                             (2)
其中，
Figure DEST_PATH_IMAGE046
为电阻器182和184的电阻值。
联合关系式(1)和(2)，图2所示中间级电路的电流增益可表示为：
                                                
Figure DEST_PATH_IMAGE048
                                              (3)
或
                                                  
Figure DEST_PATH_IMAGE050
                                                (4)
由关系式(3)和(4)可见，通过选择大的
Figure DEST_PATH_IMAGE052
可提高电流增益。将图1所示输入级电路和图2所示中间级电路连接起来，则输入端口“A”和“B”与输出端口“C”和“D”之间的输入输出关系可表示为：
                                      
Figure DEST_PATH_IMAGE054
                                    (5)
其中，
Figure DEST_PATH_IMAGE056
为图1和图2所示电路级联的总增益。
两个AB类缓冲器B1和B2有效地将结点148和150间的差模电压
Figure DEST_PATH_IMAGE032AA
转换成结点172和156间的差模电流
Figure DEST_PATH_IMAGE058
，该电流被由晶体管160和162组成的上电流镜和由晶体管200和202组成的下电流镜镜像。因此，C点和D点处的电压将根据
Figure DEST_PATH_IMAGE032AAA
的正负而降低或升高。
当
Figure DEST_PATH_IMAGE032AAAA
为正，结点172处的电压升高，结点156处的电压降低，电流通过电阻器182和184从结点172流向结点156，这样，晶体管200提供的电流更大。该电流被由晶体管200和202组成的下电流镜镜像，因此，晶体管202提供的电流也更大，电流由输出级流进输出端D，206处电压降低。同样，电流由输出级流进输出端C，204电压降低。
  当
Figure DEST_PATH_IMAGE032AAAAA
为负，结点172处的电压降低，结点156处的电压升高，电流通过电阻器182和184从结点156流向结点172，这样，晶体管160提供的电流更大。该电流被由晶体管160和162组成的上电流镜镜像，因此，晶体管162提供的电流也更大，电流由输出端C流向输出级，204处电压升高。同样，电流由输出端D流向输出级，206处电压升高。
为确保运算放大器正常工作，例如，要使运算放大器的性能基本上和工艺变化无关，则结点148和150间的共模电压不能摆动较大，对于一恒定的共模输出电流，结点148和150间的共模电压应基本保持恒定。对晶体管138和140的基极进行偏置，以使结点148和150处的共模电压保持在一个有效范围内，以确保表达式(1)对于运算放大器的轨对轨工作模式来说基本成立。该性能可以通过一负反馈环路实现。
接下来将介绍用于设定结点148和150间共模电压的负反馈环路。电流源174和176彼此匹配，为肖特基二极管178提供偏置电流。由于电流源174馈入结点180的电流和从结点180流入电流源176的电流量相等，因而流经电阻器182和184的电流量也相等，其大小取决于结点156和172间的电压差。因此，结点180处的电压为结点156和172两处电压的算术平均值，亦即结点150和148的共模电压，用
Figure DEST_PATH_IMAGE062
表示。设接地端137处的电势为零，将电阻器141上的压降，晶体管140的基极发射极电压以及肖特基二极管178正偏时的压降相加，得到如下关系式：
                                       
Figure DEST_PATH_IMAGE064
                                     (6)
其中，R为电阻器141的电阻器值，
Figure DEST_PATH_IMAGE066
为晶体管140的基极发射极电压且
Figure DEST_PATH_IMAGE068
为肖特基二极管178上的正向压降。
由关系式(5)可见，对于由图1所示输入级电路提供给图2所示中间级电路的恒定共模电流
Figure DEST_PATH_IMAGE060A
，结点148和150间的共模电压
Figure DEST_PATH_IMAGE062A
为一恒定值。上述反馈环路可以认为是从结点180到结点148和150的路径，该路径经过肖特基二极管178到达晶体管138和140的基极。应当注意，晶体管186和188以及电流源190一起构成缓冲器，以使得结点156处的电压跟随结点150处的电压。类似地，晶体管192和194以及电流源196一起构成缓冲器，以使得结点172处的电压跟随结点148处的电压。这些缓冲器也是所述反馈环路的一部分。
为了判断上述反馈环路为一负反馈环路，在结点148和150处的电压上分别加上一正的微扰，以使共模电压
Figure DEST_PATH_IMAGE062AA
上也加上一正的微扰。这将使得结点156和172处的电压增大，因而使得结点180处的电压也增大。这样，晶体管138和140的基极电压将增大，从而使得结点148和150上的电压降低，因而消弱了上述正微扰。上述分析表明所述反馈环路为一负反馈环路。2所示中间级电路提高了运算放大器的电路增益，同时，还提高了其转换速率。 
在一些实施例中，由晶体管160和162构成电流镜和由由晶体管200和202构成的电流镜相匹配。同样，电流源158、170、190和196也两两匹配。
  图3为根据本发明一个实施例的输出驱动级。为便于对图3所示输出驱动级电路进行描述，认为运算放大器工作在静态模式。在该模式下，输入端口102处的电压等于输入端口104处的电压，因而图2所示中间级电路既不为图3所示驱动级电路提供电流，也不从驱动级电路吸收电流。
参看图3，电流源302对晶体管304进行偏置，晶体管304和306的基极彼此互连形成电流镜且晶体管304和306的基极电流流经晶体管308。晶体管310和电流源312形成电压跟随器，使得结点314处的电压跟随结点316处的电压。为简化对图3所示输出驱动级电路的描述，假定图3中所有晶体管均具有相同的正向压降
Figure DEST_PATH_IMAGE070
，即所有NPN晶体管的基极发射极电压
Figure DEST_PATH_IMAGE066A
等于
Figure DEST_PATH_IMAGE070A
，所有PNP晶体管的基极发射极电压
Figure DEST_PATH_IMAGE066AA
等于。应当注意，结点314处的电压等于结点316处的电压减去
Figure DEST_PATH_IMAGE070AA
，同样，由于晶体管308的基极连接至结点314，结点318处的电压等于结点314处的电压加上
Figure DEST_PATH_IMAGE070AAA
。因此，结点318处的电压等于结点316处的电压。结点314处的电压对晶体管320的基极进行偏置，使得结点322处的电压等于结点316和318处的电压。
用表示电源端324处的电压，在静态工作模式下，结点316、318以及322处的电压均等于
Figure DEST_PATH_IMAGE076
，晶体管320的基极电压等于
Figure DEST_PATH_IMAGE078
。
图3中的下面部分电路是上面部分电路的对偶电路，即，两部分电路的结构相似，其包含的晶体管的类型相反。电流源326对晶体管328进行偏置，晶体管328和330的基极彼此互连形成电流镜。电流源331和晶体管332形成电压跟随器。晶体管334为晶体管328和330提供偏置电流。结点336处的电压对晶体管338的基极进行偏置。设接地端340处的电压为0；仍然，为了简化描述，认为图3所示下面部分电路中的所有晶体管的正向压降均为
Figure DEST_PATH_IMAGE070AAAA
，这样，结点342、344以及346处的电压也均为
Figure DEST_PATH_IMAGE070AAAAA
，晶体管338的基极电压等于。
图3中的电路具有对称性，其上面部分电路和下面部分电路中的晶体管具有相同的规格参数。实际上，晶体管306的尺寸参数可能比晶体管304的尺寸参数大，以便为晶体管304提供更大的电流。同样地，在实际应用中，晶体管330的尺寸参数可能比晶体管328的尺寸参数大，以便为晶体管328提供更大的电流。
由晶体管306提供的电流流入晶体管320、334以及338。类似地，由晶体管330提供的电流流入晶体管338、308以及320。晶体管308和334仅提供基极电流，其值相对于由晶体管320和338提供的电流来说较小，因此，在接下来的讨论中，由晶体管308和334提供的电流可以忽略不计。在某些具体实施例中，由于电路具有对称性，晶体管306提供的电流一半流入晶体管338，另一半流入晶体管320。类似地，晶体管330提供的电流一半流入晶体管338，另一半流入晶体管320。这样，流经晶体管320和306的电流分别和流经晶体管338和330的电流幅值相等。结点322和346处的电压对晶体管348和350进行偏置，因此，晶体管348和350均导通。
上述描述均基于图3所示驱动级的静态工作模式。现在，考虑输入端口102处的电压大于输入端口104处的电压的情形。此时，结点148处的电压大于结点150处的电压，使得图2所示的中间级电路将从图3所示电路的“C”点吸收电流至结点204。这样，结点322处的电压将减小。由于结点322处的电压等于晶体管320的射极电压，结点322处的电压减小将使得晶体管320关断，从而不再为结点346提供电流。然而，晶体管330仍将继续提供电流。结果，晶体管330将继续从晶体管350的基极以及晶体管338吸收电流，而晶体管338从晶体管348的基极吸收电流。类似地，图2所示的中间级电路还将从图3所示电路的“D”点吸收电流
Figure DEST_PATH_IMAGE058AA
至结点206。这样，结点206处的电压将减小。因此，晶体管348和350的基极电压降迅速减小，这将使得晶体管350被关断，而晶体管348被强行导通。结果，驱动级电路将输出适当的电流至输出端口106。3所示电路为运算放大器提供轨对轨输出，有效地控制了静态电流，同时还提高了运算放大器的转换速率。 在某些应用场合，输出端口106接容性负载，由于驱动级电路驱动旁路晶体管以对负载进行调节，这样，输出端口106处的容性负载将被快速充电。
对于输入端口102处的电压小于输入端口104处的电压的情形，关于图3所示驱动级电路的讨论和上述讨论类似，但此时，图2所示中间级电路提供电流，晶体管350被强行导通，而晶体管348则被快速关断。这样，驱动级电路从输出端口106吸收适当的电流至接地端。因此，输出端口106处的容性负载将被快速放电。
关于上述内容，显然本发明的很多其他改型和更动也是可行的。这里应该明白，在随附的权利要求书所涵盖的保护范围内，本发明可以应用此处没有具体描述的技术而实施。当然还应该明白，由于上述内容之涉及本发明的最佳具体实施例，所以还可以进行许多改型而不偏离随附的权利要求所涵盖的本发明的精神和保护范围。由于公开的仅是最佳实施例，本领域普通技术人员可推断出不同的改型而不偏离由随附的权利要求所定义的分发明的精神和保护范围。例如，附图1、2和3所示的输入级、中间级和输出级可以独立于彼此进行工作。
应当理解，本发明所称的“A连接至B”意指A和B彼此互连以使其电势相等，其中A和B可以是结点或者器件端子以及其他类似物。例如，A和B可以通过互连线，如传输线相连接。在集成电路技术中，互连线可能非常短以致使其能够和器件自身的尺寸参数相比。例如，两个晶体管的基极可以通过多晶硅或者铜互连线相连接，其中多晶硅或者铜互连线的长度可和基极的空间维度相比。又例如，A和B可以通过开关如传输门相连接，以使得当开关导通时，A和B的电势相等。还应当理解，此处及下述描述中的A和B不同于本发明具体实施例中的端口“A”和“B”或者结点“A”和“B”。
应当理解，本发明所称的“A耦合至B”可以意指A和B彼此互连以使其电势相等，还可以意指A和B虽然没有彼此互连以使其电势相等，但A和B间通过器件或者电路而相连接。此处的器件或电路可以包括有源电路元件或者无源电路元件，其中所述无源电路元件可以是分布参数元件或者集总参数元件。例如，A可以连接至一电路元件，该电路元件还连接至B。
 应当理解，本发明所称“电流源”可以意指电流源或者电流阱。与此类似，本发明所称“提供电流”可以意指电流流出或者电流流入。
还应当理解，本发明中的各个电路器件或者模块，如电流镜，放大器等可能是一个更大电路中的一部分，所述各个电路器件或者模块可能包括开关以使得所述电路器件或者模块在更大的电路中使能或者不使能。此时，所述电路器件或者模块仍然被视为连接至所述的更大电路。
  

Claims (21)

1.一种运算放大器，其特征在于，所述运算放大器包括：电源端；接地端；输入级，所述输入级使所述运算放大器进行轨对轨工作；中间级，所述中间级连接至所述输入级；以及输出级，所述输出级连接至所述中间级；其中，所述输入级包括：
第一输入端以及第二输入端；
第一输出端以及第二输出端；
第一输入NPN晶体管，所述第一输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述电源端；
第一输入PNP晶体管，所述第一输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述第二输出端；
第二输入NPN晶体管，所述第二输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述电源端；
第二输入PNP晶体管，所述第二输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述第一输出端；
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入NPN晶体管的射极，所述集电极连接至所述第一输出端；
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第二输入NPN晶体管的射极，所述集电极连接至所述第二输出端，所述基极连接至所述第一PNP晶体管的基极；
第三PNP晶体管，所述第三PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入NPN晶体管的射极，所述集电极连接至所述第三PNP晶体管的基极，所述基极连接至所述第一PNP晶体管的基极；以及
第四PNP晶体管，所述第四PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第二输入NPN晶体管的射极，所述集电极连接至所述第三PNP晶体管的集电极，所述基极连接至所述第一PNP晶体管的基极。
2.如权利要求1所述的运算放大器，其特征在于，所述输入级还包括：
第一电流源，所述第一电流源连接至所述第三PNP晶体管和所述第四PNP晶体管的集电极。
3.如权利要求2所述的运算放大器，其特征在于，所述输入级还包括：
第二电流源，所述第二电流源连接至所述第二输入PNP晶体管的射极；以及
第三电流源，所述第三电流源连接至所述第一输入PNP晶体管的射极。
4.如权利要求1~3之一所述的运算放大器，其特征在于，所述中间级包括：
第一中间级输入NPN晶体管，所述第一中间级输入NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一输出端；
第二中间级输入NPN晶体管，所述第二中间级输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一中间级输入NPN晶体管的基极，所述射极连接至所述第二输出端；
第一结点，第二结点以及第三结点；
第一AB缓冲器，所述第一AB缓冲器将所述第一中间级输入NPN晶体管的集电极连接至所述第一结点；
第二AB缓冲器，所述第二AB缓冲器将所述第二中间级输入NPN晶体管的集电极连接至所述第二结点；
第一电阻器，所述第一电阻器具有第一端口和第二端口且所述第一端口连接至所述第一结点，所述第二端口连接至所述第三结点；以及
第二电阻器，所述第二电阻器具有第一端口和第二端口且所述第一端口连接至所述第二结点，所述第二端口连接至所述第三结点。
5.如权利要求4所述的运算放大器，其特征在于，所述中间级还包括：
第一中间级电流源，所述第一中间级电流源连接至所述第三结点；
二极管，所述二极管具有阳极和阴极且所述阳极连接至所述第三结点，所述阴极连接至所述第一中间级输入NPN晶体管的基极；以及
第二中间级电流源，所述第二中间级电流源连接至所述二极管的阴极。
6.如权利要求5所述的运算放大器，其特征在于，
所述第一AB缓冲器包括：
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一中间级输入NPN晶体管的集电极；
第一NPN晶体管，所述第一NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一AB缓冲器的第一PNP晶体管，所述射极连接至所述第一结点；
第二NPN晶体管，所述第二NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一中间级输入NPN晶体管的集电极；以及
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一AB缓冲器的第二NPN晶体管的射极，所述射极连接至所述第一结点；以及
所述第二AB缓冲器包括：
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二中间级输入NPN晶体管的集电极；
第一NPN晶体管，所述第一NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二AB缓冲器的第一PNP晶体管，所述射极连接至所述第二结点；
第二NPN晶体管，所述第二NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二中间级输入NPN晶体管的集电极；以及
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二AB缓冲器的第二NPN晶体管的射极，所述射极连接至所述第二结点。
7.如权利要求4所述的运算放大器，其特征在于，所述输出级包括：
输出端；
输出级PNP驱动晶体管，所述输出级PNP驱动晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述基极连接至所述第一AB缓冲器的第一NPN晶体管的集电极，所述集电极连接至所述输出端；
输出级NPN驱动晶体管，所述输出级NPN驱动晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述基极连接至所述第一AB缓冲器的第二PNP晶体管的集电极，所述集电极连接至所述输出端；
第一输出级PNP晶体管，所述第一输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述集电极连接至所述第一AB缓冲器的第一NPN晶体管的集电极；
第二输出级PNP晶体管，所述第二输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一AB缓冲器的第一NPN晶体管的集电极，所述集电极连接至所述第一AB缓冲器的第二PNP晶体管的集电极；
第一输出级NPN晶体管，所述第一输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述集电极连接至所述第一AB缓冲器的第二PNP晶体管的集电极；以及
第二输出级NPN晶体管，所述第二输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一AB缓冲器的第二PNP晶体管的集电极，所述集电极连接至所述第一AB缓冲器的第一NPN晶体管的集电极。
8.权利要求7所述的运算放大器，其特征在于，所述输出级包括：
第三输出级PNP晶体管，所述第三输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述基极连接至所述第一输出级PNP晶体管的基极；
第四输出级PNP晶体管，所述第四输出级PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输出级PNP晶体管的基极，所述基极连接至所述第二输出级PNP晶体管的基极，所述集电极连接至所述第一AB缓冲器的第二PNP晶体管的集电极；
第一电压跟随器，所述第一电压跟随器连接至第三输出级PNP晶体管和第四输出级PNP晶体管，所述第三输出级PNP晶体管的集电极具有集电极电压，所述第四输出级PNP晶体管的基极具有基极电压，所述第四输出级PNP晶体管的基极电压跟随所述第三输出级PNP晶体管的集电极电压；
第三输出级NPN晶体管，所述第三输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述基极连接至所述第一输出级NPN晶体管的基极；
第四输出级NPN晶体管，所述第四输出级NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一输出级NPN晶体管的基极，所述基极连接至所述第二输出级NPN晶体管的基极，所述集电极连接至所述第一AB缓冲器的第一NPN晶体管的集电极；以及
第二电压跟随器，所述第二电压跟随器连接至第三输出级NPN晶体管和第四输出级NPN晶体管，所述第三输出级NPN晶体管的集电极分别具有集电极电压，所述第四输出级NPN晶体管的基极具有基极电压，所述第四输出级NPN晶体管的基极电压跟随所述第三输出级NPN晶体管的集电极电压。
9.一种运算放大器输入级电路，其特征在于，包括：
电源端；
第一输入端以及第二输入端；
第一输出端以及第二输出端；
第一输入NPN晶体管，所述第一输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述电源端；
第一输入PNP晶体管，所述第一输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入端，所述集电极连接至所述第二输出端；
第二输入NPN晶体管，所述第二输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述电源端；
第二输入PNP晶体管，所述第二输入PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入端，所述集电极连接至所述第一输出端；
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入NPN晶体管的射极，所述集电极连接至所述第一输出端；
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第二输入NPN晶体管的射极，所述集电极连接至所述第二输出端，所述基极连接至所述第一PNP晶体管的基极；
第三PNP晶体管，所述第三PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入NPN晶体管的射极，所述集电极连接至所述第三PNP晶体管的基极，所述基极连接至所述第一PNP晶体管的基极；以及
第四PNP晶体管，所述第四PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第二输入NPN晶体管的射极，所述集电极连接至所述第三PNP晶体管的集电极，所述基极连接至所述第一PNP晶体管的基极。
10.如权利要求9所述的电路，其特征在于，所述运算放大器输入级电路还包括：
第一电流源，所述第一电流源连接至所述第三PNP晶体管和所述第四PNP晶体管的集电极。
11.如权利要求10所述的电路，其特征在于，所述运算放大器输入级电路还包括：
第二电流源，所述第二电流源连接至所述第二输入PNP晶体管的射极；以及
第三电流源，所述第三电流源连接至所述第一输入PNP晶体管的射极。
12.一种运算放大器中间级电路，其特征在于，所述运算放大器中间级电路包括：
第一输入端和第二输入端；
第一输入NPN晶体管，所述第一输入NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入端；
第二输入NPN晶体管，所述第二输入NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入NPN晶体管的基极，所述射极连接至所述第二输入端；
第一结点，第二结点以及第三结点；
第一AB类缓冲器，所述第一AB类缓冲器将所述第一输入NPN晶体管的集电极连接至所述第一结点；
第二AB类缓冲器，所述第二AB类缓冲器将所述第二输入NPN晶体管的集电极连接至所述第二结点；
第一电阻器，所述第一电阻器包括第一端口和第二端口且所述第一端口连接至所述第一结点，所述第二端口连接至所述第三结点；以及
第二电阻器，所述第二电阻器包括第一端口和第二端口且所述第一端口连接至所述第二结点，所述第二端口连接至所述第三结点。
13.如权利要求12所述的电路，其特征在于，所述运算放大器中间级电路还包括：
第一电流源，所述第一电流源连接至所述第三结点；
二极管，所述二极管具有阳极和阴极且所述阳极连接至所述第三结点，所述阴极连接至所述第一输入NPN晶体管的基极；以及
第二电流源，所述第二电流源连接至所述二极管的阴极。
14.如权利要求12所述的电路，其特征在于，
所述第一AB类缓冲器包括：
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入NPN晶体管的集电极；
第一NPN晶体管，所述第一NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一AB类缓冲器的第一PNP晶体管，所述射极连接至所述第一结点；
第二NPN晶体管，所述第二NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第一输入NPN晶体管的集电极；以及
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第一AB类缓冲器的第二NPN晶体管的射极，所述射极连接至所述第一结点；以及
所述第二AB类缓冲器包括：
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入NPN晶体管的集电极；
第一NPN晶体管，所述第一NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二AB类缓冲器的第一PNP晶体管，所述射极连接至所述第二结点；
第二NPN晶体管，所述第二NPN晶体管包括基极、集电极以及射极且所述基极连接至所述第二输入NPN晶体管的集电极；以及
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述基极连接至所述第二AB类缓冲器的第二NPN晶体管的射极，所述射极连接至所述第二结点。
15.如权利要求14所述的电路，其特征在于，所述运算放大器中间级电路还包括：
第一电流源，所述第一电流源连接至所述第三结点；
二极管，所述二极管具有阳极和阴极且所述阳极连接至所述第三结点，所述阴极连接至所述第一输入NPN晶体管的基极；以及
第二电流源，所述第二电流源连接至所述二极管的阴极。
16.如权利要求15所述的电路，其特征在于，所述运算放大器中间级电路还包括：
第三电流源；
第三电阻，所述第三电阻将所述第三电流源连接至所述第一输入NPN晶体管的集电极；以及
第四电阻，所述第四电阻将所述第三电流源连接至所述第二输入NPN晶体管的集电极。
17.如权利要求16所述的电路，其特征在于，所述运算放大器中间级电路还包括：
第一电流镜，所述第一电流镜包括第一PNP晶体管和第二PNP晶体管，其中，所述第一PNP晶体管包括基极、集电极以及射极且所述集电极连接至所述第一AB类缓冲器的第一NPN晶体管的集电极；所述第二PNP晶体管包括基极、集电极以及射极且所述集电极连接至所述第二AB类缓冲器的第一NPN晶体管的集电极，所述基极连接至所述第一电流镜的第一PNP晶体管的基极以及所述第一电流镜的第二PNP晶体管的集电极；以及
第二电流镜，所述第二电流镜包括第一NPN晶体管和第二NPN晶体管，其中，所述第一NPN晶体管包括基极、集电极以及射极且所述集电极连接至所述第一AB类缓冲器的第二PNP晶体管的集电极；所述第二NPN晶体管包括基极、集电极以及射极且所述集电极连接至所述第二AB类缓冲器的第二PNP晶体管的集电极，所述基极连接至所述第二电流镜的第一NPN晶体管的基极以及所述第二电流镜的第二NPN晶体管的集电极。
18.如权利要求14所述的电路，其特征在于，所述运算放大器中间级电路还包括：
第一电流镜，所述第一电流镜包括第一PNP晶体管和第二PNP晶体管，其中，所述第一PNP晶体管包括基极、集电极以及射极且所述集电极连接至所述第一AB类缓冲器的第一NPN晶体管的集电极；所述第二PNP晶体管包括基极、集电极以及射极且所述集电极连接至所述第二AB类缓冲器的第一NPN晶体管的集电极，所述基极连接至所述第一电流镜的第一PNP晶体管的基极以及所述第一电流镜的第二PNP晶体管的集电极；以及
第二电流镜，所述第二电流镜包括第一NPN晶体管和第二NPN晶体管，其中，所述第一NPN晶体管包括基极、集电极以及射极且所述集电极连接至所述第一AB类缓冲器的第二PNP晶体管的集电极；所述第二NPN晶体管包括基极、集电极以及射极且所述集电极连接至所述第二AB类缓冲器的第二PNP晶体管的集电极，所述基极连接至所述第二电流镜的第一NPN晶体管的基极以及所述第二电流镜的第二NPN晶体管的集电极。
19.一种运算放大器输出级电路，其特征在于，所述运算放大器输出级电路包括：
第一输入端和第二输入端；
输出端；
电源端和接地端；
PNP驱动晶体管，所述PNP驱动晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述基极连接至所述第一输入端，所述集电极连接至所述输出端；
NPN驱动晶体管，所述NPN驱动晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述基极连接至所述第二输入端，所述集电极连接至所述输出端；
第一PNP晶体管，所述第一PNP晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述集电极连接至所述第一输入端；
第二PNP晶体管，所述第二PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第一输入端，所述集电极连接至所述第二输入端；
第一NPN晶体管，所述第一NPN晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述集电极连接至所述第二输入端；以及
第二NPN晶体管，所述第二NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第二输入端，所述集电极连接至所述第一输入端；
第三PNP晶体管，所述第三PNP晶体管包括基极、集电极以及射极且所述射极连接至所述电源端，所述基极连接至所述第一PNP晶体管的基极；
第四PNP晶体管，所述第四PNP晶体管包括基极、集电极以及射极且所述射极连接至第一PNP晶体管的基极，所述基极连接至第二PNP晶体管的基极，所述集电极连接至所述第二输入端；
第一电压跟随器，所述第一电压跟随器连接至第三PNP晶体管和第四PNP晶体管，所述第三PNP晶体管的集电极具有集电极电压，所述第四PNP晶体管的基极具有基极电压，所述第四PNP晶体管的基极电压跟随所述第三PNP晶体管的集电极电压；
第三NPN晶体管，所述第三NPN晶体管包括基极、集电极以及射极且所述射极连接至所述接地端，所述基极连接至所述第一NPN晶体管的基极；
第四NPN晶体管，所述第四NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第一NPN晶体管的基极，所述基极连接至所述第二NPN晶体管的基极，所述集电极连接至所述第一输入端；以及
第二电压跟随器，所述第二电压跟随器连接至第三NPN晶体管和第四NPN晶体管，所述第三NPN晶体管的集电极具有集电极电压，所述第四NPN晶体管的基极具有基极电压，所述第四NPN晶体管的基极电压跟随所述第三NPN晶体管的集电极电压。
20.如权利要求19所述的运算放大器输出级电路，其特征在于，
所述第一电压跟随器包括一个NPN晶体管，其中，所述NPN晶体管包括基极、集电极以及射极且所述射极连接至所述第四PNP晶体管的基极，所述基极连接至所述第三PNP晶体管的集电极，所述集电极连接至所述电源端；以及
所述第二电压跟随器包括一个PNP晶体管，其中，所述PNP晶体管包括基极、集电极以及射极且所述射极连接至所述第四PNP晶体管的基极，所述基极连接至所述第三NPN晶体管的集电极，所述集电极连接至所述接地端。
21.如权利要求20所述的运算放大器输出级电路，其特征在于，
所述第一电压跟随器包括第一电流源和第二电流源，其中，所述第一电流源连接至所述第三PNP晶体管的集电极，所述第二电流源连接至所述第四PNP晶体管的基极；以及
所述第二电压跟随器包括第一电流源和第二电流源，其中，所述第一电流源连接至所述第三NPN晶体管的集电极，所述第二电流源连接至所述第四NPN晶体管的基极。
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