CN101820282A - 低抖动、宽操作频带及适合低电压操作的频率合成系统 - Google Patents

Abstract

本发明涉及一种低抖动、宽操作频带及适合低电压操作的频率合成系统，其包括：检测器，其依据输入信号与反馈信号的逻辑值差异产生检测信号；电荷泵，其依据所述检测信号，进而产生控制信号；滤波器，其依据所述控制信号产生调整信号；偏压电路，其依据调整信号产生第一偏压信号及第二偏压信号；可控式振荡器，其依据所述第一偏压信号及第二偏压信号产生差动输出信号；差动转单端转换器，其将差动输出信号转换为输出信号；以及可编程分频装置，其依据所述输出信号产生反馈信号。

Description

低抖动、宽操作频带及适合低电压操作的频率合成系统

技术领域

本发明涉及锁相回路技术，尤其涉及一种低抖动、宽操作频带及适合低电压操作的频率合成系统。

背景技术

对于设计特殊应用的集成电路(ASICs)所需要的锁相回路，首要的挑战在于必须先能弹性的产出大量且可广泛符合于各类产品需求的频率，其中包括各个中央处理器所需的系统参考频率以及视频或音频模拟处理器所需的参考取样频率。

由于要满足这么多的应用，锁相回路所需提供的频率范围必须够宽广，举例来说，视频处理器所需的频率可能会到10～100MHz，然而音频处理器所需的频率为几百KHz，其相对的处理器会需要高达500MHz～1GHz的频率，如此，其输出频率范围会高达3000～10000倍(VCO输出频率可调整的倍数，ex：1000M/100kHz＝10000)。由于多样性的输出频率，故需要针对不同的应用而设计不同的锁相回路，此种方法不仅增加管理上的麻烦，还需要对不同的锁相回路进行设计和测试而增加了开发成本。另一方法为设计一个单一锁相回路，其可应用于不同的集成电路中，但如何设计出适应于宽操作频带操作的锁相回路乃是一大挑战。

图1为现有锁相回路100的方块图，其包括相位检测器(Phase Detector)110、电荷泵(Charge Pump)120、滤波器130、电压控制振荡器(VCO)140及分频装置150。当锁相回路100锁定时，锁相回路100所产生的信号CK_OUT的频率为参考信号CK_REF的频率的N倍。

当频率的要求满足时，另一更大的挑战在于锁相回路输出频率的纯度，以特性化的规格来看就是输出的抖动(Jitter)或者称为相位噪声(Phase Noise)。

锁相回路可以产生干净且稳定的频率，但噪声却会影响频率的稳定性。通过测量锁相回路输出的抖动量(Jitter)，可以判断噪声影响的程度。常见的抖动如下：

1.相对性周期抖动(Cycle-to-Cycle Jitter)

相对性周期抖动如图2所示，指的就是两两相邻频率间的周期差异量。若锁相回路的参考频率的相对性周期抖动大到某一程度，亦即超过锁相回路的锁定范围(Hold Range)，将会使锁相回路无法锁定。一般而言，相对性周期抖动可以取均方根(root-mean-square，rms)值来表示：

$J_c=\underset{n\→\∞}{\lim }\sqrt{\frac{1}{n}\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{\left(J_{\mathrm{ci}}\right)}^2}=\underset{n\→\∞}{\lim }\sqrt{\frac{1}{n}\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{(t_i-t_{i-1})}^2}$

2.周期性抖动(Periodic Jitter)

如图3所示，每一个周期的周期性抖动为所述周期的实际频率ti与理想频率T的相位差，当相对性周期抖动变大时，通常周期性抖动也会相对变大。在设计系统的时序时，如建立时间(Setup Time)与保持时间(Hold Time)，必须考虑到周期性抖动，以避免时序违规。

3.累积性抖动(Long-Term Jitter)

系统长时间运作后，则累积性抖动会对系统产生较大影响。如图4所示，假设一开始时实际频率与理想频率的相位差为零，经过长时间T_L之后，实际频率与理想频率的相位差即为累积性抖动，其中，累积性抖动会使系统的工作点漂移。

周期性抖动由电荷泵(Charge pump)的不平衡(imbalance)或漏电流引起，其在输出信号与参考信号之间产生静态的相位偏移。在深次微米技术中，由于制程缩小，而使漏电流成指数增加，同时在低电压及宽操作范围需求下，使得现有锁相回路具有非常高的电压控制振荡器(voltage control oscillator，VCO)调整灵敏度，而使得周期性抖动现象更为严重。累积性抖动由电压控制振荡器(VCO)的相位误差引起，由于相位误差的累积特性，以及前一输出信号前沿在时间轴上变化，使得输出信号每一转换时均会累积性抖动累积增加。由此可知，现有频率合成系统仍有诸多缺点而有予以改善的必要。

发明内容

本发明的目的在于提供一种频率合成系统，使得所述频率合成系统具有低抖动特性、宽操作频带，并可在低电压环境下操作。

本发明的另一目的在于提供一种低抖动、宽操作频带及适合低电压操作的频率合成系统，其中电容库控制器动态地设定电容库电容值，藉此对每一级的迟延装置动态提供更多的负载电容，以滤除可控式振荡器更多的相位误差。

本发明的另一目的在于提供一种低抖动、宽操作频带及适合低电压操作的频率合成系统，以让可控式振荡器的控制电压更高，进而提高所述频率合成系统的功率消耗以换取较低的抖动。

为达成上述的目的，本发明的低抖动、宽操作频带及适合低电压操作的频率合成系统包括：检测器、电荷泵、滤波器、偏压电路、可控式振荡器、差动转单端转换器及可编程分频装置。所述检测器依据输入信号与反馈信号的逻辑值差异，产生检测信号。所述电荷泵连接到所述检测器，用以依据所述检测信号，产生控制信号。所述滤波器连接到所述电荷泵，依据所述控制信号产生调整信号。所述偏压电路连接到所述滤波器，依据所述调整信号，以产生第一偏压信号及一第二偏压信号。所述可控式振荡器连接到所述偏压电路，依据所述第一偏压信号及第二偏压信号产生差动输出信号。所述差动转单端转换器连接到所述可控式振荡器，以将所述差动输出信号转换为输出信号。所述可编程分频装置连接到所述差动转单端转换器，用以依据所述输出信号产生所述反馈信号。

附图说明

图1为现有锁相回路的方块图。

图2为现有相对性周期抖动的示意图。

图3为现有周期性抖动的示意图。

图4为现有累积性抖动的示意图。

图5为本发明的低抖动、宽操作频带的频率合成系统的方块图。

图6为本发明的低通滤波器及偏压电路的电路图。

图7为本发明的震荡电路的方块图。

图8为本发明的迟延装置的方块图。

图9为本发明的第一电容库及第二电容库的电路图。

图10显示了抖动对信号影响的示意图。

图11为本发明的各参数的示意图。

图12为本发明的电压控制振荡器的模拟示意图。

图13为本发明的均方根抖动与电压控制振荡器的负载电容的示意图。

图14为控制线噪声产生周期性抖动的示意图。

图15为控制线电压、输入信号及输出信号的示意图。

图16为电压控制振荡器灵敏度K_VCO、总电容负载相对噪声滤波电容库的示意图。

图17为相位误差与电压控制振荡器的灵敏度K_VCO的示意图。

图18为本发明设计低抖动锁相回路的示意图。

图19为利用本发明设计低抖动锁相回路的示意图。

图20为本发明设计低抖动锁相回路在电源电压为1.5V时输出频率与控制电压的示意图。

主要组件符号说明

锁相回路100          相位检测器110

电荷泵120            滤波器130

电压控制振荡器140    分频装置150

频率合成系统500      检测器510

电荷泵520            滤波器530

偏压电路540          可控式振荡器550

差动转单端转换器560  可编程分频装置570

电压缓冲器541        第一对称负载542

振荡电路700          振荡器710

电容库控制器720      迟延装置730

第一电容库810        第二电容库820

电容选择装置910      电容920

切换装置930

具体实施方式

请参见图5，其为本发明的低抖动、宽操作频带及适合低电压操作的频率合成系统500的方块图。如图5所示，其包括检测器510、电荷泵520、滤波器530、偏压电路540、可控式振荡器550、差动转单端转换器560及可编程分频装置570。

所述检测器510用以依据输入信号CK_REF与反馈信号CK_FB的逻辑值差异，产生检测信号。所述检测器510依据所述输入信号CK_REF与所述反馈信号CK_FB两者的相位间的关系，进而调整所述检测信号，其中，所述检测信号包括频率提升信号(UP信号)及频率降低信号(DN信号)。

当所述输入信号CK_REF的相位落后于反馈信号CK_FB的相位时，所述检测器510输出一频率提升信号(UP信号)以启动所述电荷泵520对一电容(图未示)充电，电容的电压值因充电而上升，进而使得差动转单端转换器560输出信号CK_OUT的频率f_VCO亦上升，以便补偿输入信号CK_REF落后的相位。当输入信号CK_REF的相位超前反馈信号CK_FB的相位时，检测器510输出一频率降低信号(DN信号)以启动电荷泵520对所述电容放电，电容的电压值因放电而下降，进而使得差动转单端转换器560的输出信号CK_OUT的频率f_VCO也下降，将所述输入信号CK_REF超前的相位往后拉，以便和反馈信号CK_FB的相位同相。

所述电荷泵(Charge pump)320连接到所述检测器510，用以依据所述检测信号来产生控制信号。

所述滤波器530连接到所述电荷泵520，用以依据所述控制信号产生调整信号。其中滤波器530为低通滤波器，所述低通滤波器将所述控制信号中的高频成分滤除，以产生所述调整信号。且所述低通滤波器可以是由被动组件组成的滤波器(passive loop filter)，亦可使用主动式滤波器、或交换电容式的离散时间滤波器来实现。

偏压电路540连接到滤波器530，依据所述调整信号，以产生第一偏压信号(V_BP)及第二偏压信号(V_BN)。

图6为本发明低通滤波器530及偏压电路540的电路图，低通滤波器530包括第一电容C1、第二电容C2及第一电阻R1。

第二电容C2的一端经由端点FS1连接至电荷泵320、第一电阻R1的一端及运算放大器OP的反相输入端，第二电容C2的另一端连接至低电位。第一电阻R1的另一端连接至第一电容C1的一端，第一电容C1的另一端连接至低电位。

偏压电路540包括运算放大器OP、第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2，以及电压缓冲器541。电压缓冲器541包括第三PMOS晶体管P3、第四PMOS晶体管P4及第一对称负载542。第一对称负载542包括第三NMOS晶体管及第四NMOS晶体管。

运算放大器OP的输出端连接至第一PMOS晶体管P1的基极(Gate)，第一PMOS晶体管P1的源极(Source)连接至高电位，第一PMOS晶体管P1的漏极(Drain)连接至第二PMOS晶体管P2的源极，第二PMOS晶体管P2的基极连接至低电位，第二PMOS晶体管P2的漏极连接至运算放大器OP的非反相输入端、第一NMOS晶体管N1的基极及漏极、第二NMOS晶体管N2的基极及漏极。第一及第二NMOS晶体管N1、N2的源极连接至低电位。

运算放大器OP的输出端连接至第三PMOS晶体管P3的基极，并产生第一偏压信号(V_BP)。第三PMOS晶体管P3的源极连接至高电位，第三PMOS晶体管P3的漏极连接至第四PMOS晶体管P4的源极。第四PMOS晶体管P4的基极连接至低电位，第四PMOS晶体管P4的漏极连接至第三NMOS晶体管N3的基极及漏极、第四NMOS晶体管N4的基极及漏极，并产生第二偏压信号(V_BN)。第三及第四NMOS晶体管N3、N4的源极连接至低电位。

可控式振荡器550连接到偏压电路540，用以依据第一偏压信号(V_BP)及第二偏压信号(V_BN)产生具有可选择特定频率f_VCO的差动输出信号CK+、CK-。

可控式振荡器550包括振荡电路700，以产生所述具有可选择特定频率f_VCO的差动输出信号CK+、CK-。

图7为本发明的振荡电路700的方块图。如图7所示，振荡电路700包括振荡器710及电容库控制器720。

振荡器710由多个迟延装置(delay cell)730组成的，以产生具有可选择特定频率的差动输出信号CK+、CK-。电容库控制器720连接至迟延装置730，用以控制振荡器710的迟延装置730，以产生所述具有可选择特定频率的差动输出信号CK+、CK-。

图8为本发明的迟延装置730的方块图。如图8所示，每一迟延装置730包括第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第三对称负载Load3、第四对称负载Load4、第一电容库810及第二电容库820，其中第三对称负载Load3包括第五NMOS晶体管N5及第六NMOS晶体管N6，第四对称负载Load4包括第七NMOS晶体管N7及第八NMOS晶体管N8。

第五PMOS晶体管P5的源极连接至高电位，其基极连接至第一偏压信号(V_BP)。第五PMOS晶体管N5的漏极连接至第六PMOS晶体管P6及第七PMOS晶体管P7的源极。第六PMOS晶体管P6的漏极连接至第五NMOS晶体管N5的漏极和基极、第六NMOS晶体管N6的漏极。第七PMOS晶体管P7的漏极连接至第八NMOS晶体管N8的漏极和基极、第七NMOS晶体管N7的漏极。第六NMOS晶体管N6及第七NMOS晶体管N7的基极连接至第二偏压信号(V_BN)。第五、六、七及八NMOS晶体管的源极连接至低电位。第一电容库810连接至第五NMOS晶体管N5的基极，第二电容库820连接至第八NMOS晶体管N8的基极。

图9为本发明的第一电容库810及第二电容库820的电路图。如图9所示，第一电容库810及第二电容库820均包括多组电容选择装置910，每一组电容选择装置910包括N个电容920及N个切换装置930。

所述每一组电容选择装置的N个切换装置930为NMOS晶体管，且其基极连接至电容库控制器720。

在本实施例中，所述每一组电容选择装置910中的电容可为基极-发射极结电容(base-emitter junction capacitor)、金属氧化物半导体场效应晶体管电容(MOSFET capacitor)、多晶-多晶电容(poly-poly capacitor)。在其它实施例中，所述每一组电容选择装置910中的电容亦可为金属-绝缘层-金属形式电容(metal-insulator-metal capacitor，MIM cap)。

如图9所示，第一电容库810及第二电容库820的电容可以下列公式表示：

(C_Paracitic+B[1]×C_B1+B[2]×C_B2+B[3]×C_B3+B[4]×C_B4+B[5]×C_B5)，

其中，C_Paracitic代表电路中寄生电容及杂散电容，B[1]，B[2]，B[3]，B[4]，B[5]为电容库控制器720输出至第一电容库810及第二电容库820的控制信号，其中，当B[i]为0时，使对应的NMOS晶体管不导通，电容则可视为悬浮(floating)，而不具有电容的功效。当B[i]为1时，使对应的NMOS晶体管导通，电容则可视为连接至地，而产生电容的功效。因此所述可控式振荡器550输出差动输出信号CK+、CK-的频率f_VCO可用下列公式表示：

差动转单端转换器560连接到可控式振荡器550，以将差动输出信号CK+、CK-换为输出信号CK_OUT。此差动转单端转换器560也可使用除二的分频器替代，用以改善输出信号的正负缘对称性(50％duty cycle)。

可编程分频装置570连接到差动转单端转换器560，用以依据输出信号CK_OUT产生反馈信号CK_FB。

本发明如何展现其改善现有技术的缺点及其设计目的，通过以下的分析来说明。

图7中控制震荡器710的架构为环形振荡器(ring oscillator)的架构。在环形振荡器(ring oscillator)中，抖动主要与环形振荡器设计架构的选择与设计者的实践方式有关，在一最佳化的环形振荡器中，抖动主要由迟延装置(delay cell)中的主动组件及被动组件的热噪声(Thermal noise)及散粒噪声(Shot noise)引起，故降低迟延装置(delay cell)中的热噪声及散粒噪声的影响是降低抖动现象的主要关键因素。抖动及相位噪声是锁相回路中难以使用现有的仿真器去预测。

图10显示了抖动对信号影响的示意图。如图10所示，噪声电压Δy在零交越(zero-crossing)时使信号提早Δt到达零交越。由图10可知，其使用第一交越近似法(first crossing approximation)，故抖动可以下列公式表示：

${\mathrm{Jitter}}_{\mathrm{RMS}}=\frac{V_{\mathrm{nRMS}}}{\mathrm{A\ω}},---\left(1\right)$

当中，Jitter_RMS为抖动的均方根(rms)，V_nRMS为噪声信号大小的均方根(rms)，A为信号的振幅，ω为信号的频率。

所述热噪声的贡献表现在差动输出端则为时序的变化。使用现有的噪声分析技术，同时可通过对噪声频谱密度积分，以决定输出电压噪声。所述积分为对一低通滤波器的频宽积分，且其频宽由下一级负载电阻及负载电容决定。故单一级的抖动的均方根(rms)可用下列公式表示：

$J_{1\mathrm{rms}}=\frac{\sqrt{\frac{2\mathrm{kT}}{C_{\mathrm{eff}}}}\·\left(\sqrt{1+\frac{2}{3}{a}_v}\right)}{\mathrm{A\ω}}.---\left(2\right)$

其中，a_v为小信号增益，C_eff为等效电容，k为波兹曼常数(Boltzmann constant)，k＝1.38×10^-23，T为凯氏温度(Kevin temperature)。公式(2)中电压的变化可视为图8中本申请的迟延装置(delay cell)730的每一节点的热噪声总和。当考虑噪声的时变特性后，单一级的抖动的均方根(rms)可改写成下列公式：

$J_{1\mathrm{rms}}=\frac{\sqrt{\frac{2\mathrm{kT}}{C_{\mathrm{eff}}}}\·\frac{1}{(V_{\mathrm{GS}}-V_t)}\·\sqrt{1+\frac{2}{3}{a}_v(1-e^{-t/\mathrm{\τ}})+\frac{2\sqrt{2}}{3}{a}_v{e}^{-t/\mathrm{\τ}}}}{\mathrm{A\ω}},---\left(3\right)$

当中，V_GS为晶体管基极和源极电压，V_t为等效电容，τ为时间常数。

通过第一交越近似法(first crossing approximation)，每一周期的抖动或相对性周期抖动(Cycle-to-Cycle Jitter)可用下列公式表示：

$J_{\mathrm{nrms}}=\frac{\sqrt{\frac{2\mathrm{kT}}{C_{\mathrm{eff}}}}\·\left(\frac{T_{\mathrm{VCO}}}{2n\·C_{\mathrm{eff}}}\right)\·\left(\mathrm{\β}\right)\·\sqrt{1+\frac{2}{3}{a}_v(1-e^{-t/\mathrm{\τ}})+\frac{2\sqrt{2}}{3}{a}_v{e}^{-t/\mathrm{\τ}}}}{A\·\frac{2\mathrm{\π}}{T_{\mathrm{VCO}}}}\∝C_{\mathrm{eff}}^{3/2}.---\left(4\right)$

由于可控式振荡器550的差动输出信号CK+、CK-的频率f_VCO可用下列公式表示：

$f_{\mathrm{VCO}}=\frac{1}{2n\·R_{\mathrm{Load}}\·C_{\mathrm{eff}}}\⇒R_{\mathrm{Load}}=\frac{T_{\mathrm{VCO}}}{2n\·C_{\mathrm{eff}}},---\left(5\right)$

故 $R_{\mathrm{Load}}=\frac{1}{g_{m\_\mathrm{VCOCell}}}=\frac{1}{\mathrm{\β}(V_{\mathrm{GS}}-V_T)}.---\left(6\right)$

由公式(5)及公式(6)，可推导出

$\frac{1}{(V_{\mathrm{GS}}-V_T)}=\left(\frac{T_{\mathrm{VCO}}}{2n\·C_{\mathrm{eff}}}\right)\·\left(\mathrm{\β}\right).---\left(7\right)$

其中，为设计低抖动电路，在所述自我偏压式可控式振荡器550中，(V_GS-V_T)应该选择越高越好，a_v的范围是1.3-3.0。

由公式(4)可知，当其它设计参数固定时，可经由增加C_eff来改善抖动，然而功率消耗与增加C_eff呈线性关系，亦即功率消耗的改善与抖动的改善呈互斥现象。

本发明使用Cadence公司的Spectre-RF仿真器进行仿真电压控制振荡器(VCO)的相位噪声及抖动。图11为各参数的示意图。如图11所示，其包括均方根抖动(rms jitter)、功率消耗I_VCO、电压控制振荡器(VCO)的负载电容(CAP)。图12为电压控制振荡器仿真的示意图。如图12所示，电压控制振荡器(VCO)的抖动与电压控制振荡器(VCO)的有效负载电容(C_EFF)成反比，且与功率消耗I_SUPPLY成正比。这与理论推导出的公式(4)相符。

图13为均方根抖动与电压控制振荡器(VCO)的负载电容(CAP)的示意图。如图13所示，抖动(timing jitter)随着而减少，亦即可通过增加C而降低抖动。

图14为控制线噪声产生周期性抖动(Period Jitter)的示意图。图15为控制线电压V_CTL、输入信号C_KREF及输出信号CK_OUT的示意图。由图14及图15可知，控制线的扰动主要来自于锁相回路的非理想特性：电荷泵的热噪声、电荷泵的非对称性、漏电流、电荷注入和时序穿越、滤波器中电阻的热噪声以及相位检测器的非对称性。由图14及图15可知，控制线噪声与锁相回路的相位误差可用下列公式表示：

${\mathrm{\θ}}_{\mathrm{out}}^2={\left(\frac{1}{1+G\left(s\right)H\left(s\right)}\right)}^2\·{(v_{n,\mathrm{ctrl}\_\mathrm{line}}\·\frac{2\mathrm{\π}{K}_{\mathrm{VCO}}}{s})}^2,---\left(8\right)$

由公式(8)可知，高的电压控制振荡器灵敏度K_VCO对输出端产生更多的控制线噪声。由于灵敏度K_VCO越高，越容易调整电压控制振荡器，故在宽带锁相回路设计中，在频率调整范围与低周期性抖动(Period Jitter)之间常产生需取舍的情况，而无法两者兼顾。

如图14所示，锁相回路在滤波器中增加一并联电容，藉此产生一三阶的极点，这会使控制线电压V_CTL所遭受到的扰动分散开，亦即导入平均的概念，但当制程更往深次微米走时，滤波器上的组件包括被动组件及主动组件的漏电流会更加严重，所以增加极点的方式将会失效。

本发明的震荡器710由迟延装置(delay cell)730组成，且前一级的正输出端连接至下一级的负输入端，前一级的负输出端连接至下一级的正输入端，形成差动环形振荡器(differential ring oscillator)的架构。故其灵敏度K_VCO经由下列推导可用参数g_m及C_B表示：

在三级电压控制振荡器中其频率为：

$f_{\mathrm{VCO}}=\frac{1}{2n\·R_{\mathrm{VCO}}{C}_{\mathrm{eff}}},$

故

三级弦波电压控制振荡器中其电压控制振荡器灵敏度K_VCO为：

$K_{\mathrm{VCO}}=\frac{\mathrm{df}}{\mathrm{dV}}=\frac{\mathrm{\β}}{C_B}.---\left(9\right)$

由公式(9)可明显看出，增加电容负载C_B可导致较低的电压控制振荡器灵敏度K_VCO。故本发明的可编程电容库控制器720及第一电容库810、第二电容库820可调整电压控制振荡器的总电容负载，并调整所述总电容负载为6C_eff。图16为电压控制振荡器灵敏度K_VCO、总电容负载相对噪声滤波电容库的示意图，其表示出了当增加电容负载C_B对于电压控制振荡器灵敏度K_VCO的影响。

因此，控制线的扰动会对锁相回路产生噪声，但通过降低电压控制振荡器灵敏度K_VCO将使得控制线的扰动对锁相回路造成较小的抖动。图17为相位误差与电压控制振荡器(VCO)的灵敏度K_VCO的示意图。由图17可知，越高的灵敏度K_VCO在频宽边缘产生较大的相位噪声(Phase Noise)。

图18为本发明的设计低抖动锁相回路的示意图。首先，在步骤S2010中，先将电容调高至最高值，在图18即曲线3。在步骤S2020中，确认所述频率调整曲线(曲线3)涵盖所想要的频率(f_WANTED)。在步骤S2030中，确定电阻。锁相回路会锁定在最高控制电压，所述最高控制电压的值由供应电源VDD限定。因此，A点处所示即是各级电压控制振荡器(VCO)的最小电阻。在步骤S2040中，确定功率消耗，即确定电流值，由图18可知，所述电流值为I_High。因此可获得低抖动的动锁相回路。

图19为利用本发明设计低抖动锁相回路的示意图。其用于设计一具有1080p的视频系统，所述视频系统于1080p模式时，锁相回路输出的频率为148.5MHz。由图19可知，在band 3中，所述曲线具有最大电容负载同时涵盖想要的频率(f_WANTED＝148.5MHz)。于图19中，A点处所示即是各级电压控制振荡器(VCO)的最小电阻。其对应的电压为1.35V。

图20为本发明设计低抖动锁相回路在电源电压为1.5V时输出频率与控制电压的示意图。如图所示，当所述控制电压为1.35V时，输出频率为148.5MHz。

由上述说明可知，本发明利用电容库控制器720来控制电容库810及电容库820的电容值，藉此对每一级的迟延装置730动态地提供更多的负载电容，以滤除可控式振荡器550更多的相位误差。同时，相较于现有技术，本发明利用电容库控制器720动态地设定电容库810及电容库820的电容值，可使得控制可控式振荡器550的控制电压更高，以同时降低锁相回路的功率消耗及抖动，更容易于集成电路中实施。

由上述可知，本发明无论就目的、手段及功效，均显示了其异于现有技术的特征，极具实用价值。应注意的是，上述诸多实施例仅是为了便于说明举例而已，本发明所主张的权利范围以权利要求所述为准，而非仅限于上述实施例。

Claims (16)

1.一种频率合成系统，包括：

检测器，其依据输入信号与反馈信号的逻辑值的差异，进而产生检测信号；

电荷泵，其连接到所述检测器，以依据所述检测信号而产生控制信号；

滤波器，其连接到所述电荷泵，以依据所述控制信号而产生调整信号；

偏压电路，其连接到所述滤波器，以依据所述调整信号而产生第一偏压信号及第二偏压信号；

可控式振荡器，连接到所述偏压电路，以依据所述第一偏压信号及所述第二偏压信号，进而产生差动输出信号；

差动转单端转换器，连接到所述可控式振荡器，用以将所述差动输出信号转换为输出信号；以及

可编程分频装置，连接到所述差动转单端转换器，以依据所述输出信号而产生所述反馈信号。

2.如权利要求1所述的频率合成系统，其中，所述滤波器为低通滤波器。

3.如权利要求2所述的频率合成系统，其中，所述低通滤波器包括第一电容、第二电容及第一电阻，第二电容的第一端经由一端点连接至所述电荷泵及第一电阻的第一端，第二电容的第二端连接至低电位，第一电阻的第二端连接至第一电容的第一端，第一电容的第二端连接至低电位。

4.如权利要求3所述的频率合成系统，其中，所述偏压电路包括运算放大器、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管及电压缓冲器，所述运算放大器的输出端连接至第一PMOS晶体管的基极，第一PMOS晶体管的源极连接至高电位，第一PMOS晶体管的漏极连接至第二PMOS晶体管的源极，第二PMOS晶体管的基极连接至低电位，第二PMOS晶体管的漏极连接至运算放大器的非反相输入端，第一NMOS晶体管的基极及漏极、第二NMOS晶体管的基极及漏极，以及第一和第二NMOS晶体管的源极分别连接至低电位。

5.如权利要求4所述的频率合成系统，其中，所述电压缓冲器包括第三PMOS晶体管、第四PMOS晶体管及第一对称负载。

6.如权利要求4所述的频率合成系统，其中，所述第一对称负载包括第三NMOS晶体管及第四NMOS晶体管。

7.如权利要求6所述的频率合成系统，其中，所述运算放大器的输出端连接至第三PMOS晶体管的基极，并产生所述第一偏压信号，第三PMOS晶体管的源极连接至高电位，第三PMOS晶体管的漏极连接至第四PMOS晶体管的源极，第四PMOS晶体管的基极连接至低电位，第四PMOS晶体管的漏极分别连接至第三NMOS晶体管的基极和漏极、以及第四NMOS晶体管的基极和漏极，进而产生所述第二偏压信号，第三及第四NMOS晶体管的源极连接至低电位。

8.如权利要求1所述的频率合成系统，其中所述可控式振荡器包括一振荡电路，所述振荡电路包括：

振荡器，其由多个延迟装置组成；以及

电容库控制器，用以控制所述多个迟延装置，以产生所述差动输出信号，进而可选择特定的频率。

9.如权利要求8所述的频率合成系统，其中，所述每一迟延装置包括第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第三对称负载、第四对称负载、第一电容库及第二电容库。

10.如权利要求9所述的频率合成系统，其中所述第三对称负载包括第五NMOS晶体管及第六NMOS晶体管，所述第四对称负载包括第七NMOS晶体管及第八NMOS晶体管，所述第五PMOS晶体管的源极连接至高电位，其基极连接至所述第一偏压信号，所述第五PMOS晶体管的漏极分别连接至所述第六PMOS晶体管的源极及所述第七PMOS晶体管的源极，所述第六PMOS晶体管的漏极连接至所述第五NMOS晶体管的漏极与基极、以及所述第六NMOS晶体管的漏极，所述第七PMOS晶体管的漏极连接至所述第八NMOS晶体管的漏极与基极、以及所述第七NMOS晶体管的漏极，所述第六NMOS晶体管及所述第七NMOS晶体管的基极连接至所述第二偏压信号，所述第五、六、七及八NMOS晶体管的源极分别连接至低电位，所述第一电容库连接至所述第五NMOS晶体管的基极，所述第二电容库连接至所述第八NMOS晶体管的基极。

11.如权利要求10所述的频率合成系统，其中，每个所述迟延装置的第一电容库及第二电容库均包括多组电容选择装置，所述多组电容选择装置均包括N个电容及N个切换装置。

12.如权利要求11所述的频率合成系统，其中，所述N个切换装置均为NMOS晶体管。

13.如权利要求12所述的频率合成系统，其中，所述多组电容选择装置中的电容均为金属-绝缘层-金属形式电容。

14.如权利要求13所述的频率合成系统，其中，所述差动转单端转换器为除二的分频器，用以改善所述输出信号的正负缘对称性。

15.如权利要求14所述的频率合成系统，其中，所述第一电容库及第二电容库的电容为：

(C_Paracitic+B[1]×C_B1+B[2]×C_B2+B[3]×C_B3+B[4]×C_B4+B[5]×C_B5)，

其中，C_Paracitic代表电路中寄生电容及杂散电容，B[1]，B[2]，B[3]，B[4]，B[5]为所述电容库控制器输出至所述第一电容库及第二电容库的控制信号。

16.如权利要求15所述的频率合成系统，其中，所述可控式振荡器输出差动输出信号的频率f_VCO为：

其中，C_B为所述振荡器的电容，n为迟延装置的个数，C_Eff为迟延装置的电容，g_m为迟延装置的跨导。

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