CN101819950A - P沟道jfet与双极混合集成电路及制作工艺 - Google Patents

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Abstract

本发明涉及一种P沟道JFET与双极混合集成电路及制作工艺，属于半导体硅器件与集成电路制造技术领域，主要特点是在双极集成电路的同一硅片上设置通过铝引线与双极集成电路相应电连接的P沟道JFET集成电路，双极集成电路中的双极NPN管与P沟道JFET之间设置上隔离区、下隔离区彼此隔离，采用P-阱深扩散技术、低硼注入与以氧化层掩蔽高能离子浅注入顶栅共同形成的浅沟道制作技术以及适当的工艺调控制成了所需求的兼容混合集成的p沟道JFET，本发明实现了既具有双极集成电路的速度高、驱动能力强的优点，同时又具有高增益、低功耗、高阻抗、高电压输出的电路性能。

Description

P沟道JFET与双极混合集成电路及制作工艺
技术领域
本发明涉及一种P沟道JFET与双极混合集成电路及制作工艺，属于半导体硅器件与集成电路制造技术领域。
背景技术
集成电路分类方法多种多样，若按结构分则有单片集成电路和混合集成电路。单片集成电路又分为双极型、MOS集成电路。双极集成电路是半导体集成电路中最早出现的电路形式，这种电路采用的有源器件是双极晶体管，双极集成电路的特点是速度高、驱动能力强，缺点是功耗较大，集成度相对较低。现有混合集成电路为双极-BiCMOS集成电路，同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，这种集成电路除具有双极集成电路的上述优点外，还具有CMOS集成电路的功耗低、抗干扰能力强和集成度高等优势。但这种集成电路存在制作工艺复杂的缺点。
申请人检索有关国内外专利如：H01L21/355关于：“场效应晶体管(5)、H01L21/227关于“具有PN结栅的(5)”、H01L21/70关于“由在一共用基片内或其上形成的多个固体组件组成的器件或其部件的制造或处理；集成电路器件或其部件的制造”、H01L21/82关于“制造器件，如集成电路，每一个由许多元件组成〔2〕”、H01L21/8248关于“双极和场效应工艺的结合〔6〕”等有关专利。
发明内容
本发明的目的是提供一种P沟道JFET与双极混合集成电路及制作工艺，解决现有混合集成电路存在制作工艺复杂的缺点，通过本发明实现既具有双极集成电路的速度高、驱动能力强的优点，同时又具有高增益、低功耗、高阻抗、高电压输出的电路性能。
本发明的目的是通过以下技术方案实现的，一种P沟道JFET与双极混合集成电路，包括普通双极集成电路，其特征是，在双极集成电路的同一硅片上设置通过铝引线与双极集成电路相应电连接的P沟道JFET集成电路，双极集成电路中的双极NPN管与P沟道JFET之间设置上隔离区、下隔离区彼此隔离。
P沟道JFET的源电极和漏电极沟道之间的P型扩散层区两端设置双极NPN管的基区扩散区和叠加的P阱深扩散区。
P沟道JFET的P型的沟道是浅沟道。
一种P沟道JFET与双极混合集成电路制作工艺，包括双极集成电路中双极NPN管、P沟道JFET的工艺流程，其特征是，在上隔离工序与注入工序之间依次实施包括P阱光刻、P阱刻蚀、P阱氧化、P阱退火的P阱扩散工序；在P阱扩散工序之后实施双极NPN管的基区扩散工序；在基区去胶与基区退火之间依次实施包括低硼光刻、低硼注入、低硼去胶的浅沟道工序；在发射极扩散的电容氧化与接触孔光刻之间依次实施顶栅注入、顶栅退火的浅结扩散工序。
P沟道JFET的浅沟道P型杂质区是由低浓度P型杂质浅注入退火工艺和N型栅注入后的浅扩散工艺形成。
P沟道JFET的最终沟道高度由结深更浅的顶栅扩散决定；顶栅扩散前的离子注入是用高能注入条件下的薄氧化层掩蔽进行的，所需要的浅注入深度约等于该能量下离子直接注入硅中深度减去氧化层厚度；顶栅高能离子注入也可增加底栅N区的浓度以提高底栅控制的灵敏性。
薄氧化层掩蔽所用的氧化层厚度有
Figure GSA00000079691000021
浅沟道注入用氧化层掩蔽。
P沟道注入与扩散杂质、P阱扩散杂质与基区扩散杂质都是硼。
顶栅扩散杂质为磷。
本发明的有益效果是：
第一、采用本发明建立的“双极晶体管与P沟道JFFT兼容制造的工艺流程”将双极管同P沟道JFET同时集成在一个硅片上。
其次：集成电路芯片中各元件的性能达到预定的要求，如得到了饱和漏电流IDSS＝5μA～15μA、沟道的宽长比：W/L＝1∶1、夹断电压Vp＝0.8～1.2V高性能的P沟道JFET和与直流增益hFE＝100-250、额定电压VCEO≥30V的NPN管P沟道JFET与NPN管集成兼容在同一硅片上。
第三、采用本发明，在原有的双极管集成制造工艺基础上规范出双极混合兼容JFET工艺设计规则和双极混合兼容JFET工艺的PCM管理规范。
第四、本工艺优点是在制作双极部分的同时不需增加很多加工工艺即可得到JFET和双极器件共同的优点，加工成本较双极-互补MOS工艺(BI-CMOS)低很多。
本发明实现了既具有双极集成电路的速度高、驱动能力强的优点，同时又具有高增益、低功耗、高阻抗、高电压输出的电路性能。
附图说明
图1为本发明中同一硅片上双极NPN管、P沟道JFET的结构剖面示意图；
图2为本发明中双极NPN管兼容P沟道JFET的工艺流程图。
图中，1 P型衬底，2 N型外延，3、4、5 下隔离，6、7、8 上隔离，9、10、11、12 埋层，13 深磷，14 NPN管基区，15 NPN发射区，16 NPN管集电区电极，17 NPN管基区电极，18 NPN管发射区电极，19 P型沟道，20 N型顶栅，21 基区叠加扩散区，22 P阱扩散区，23 N型扩散区，24、26 顶栅电极，25 源电极，27 隔离接地电极，28 漏电极，29 隔离接地电极，2-A 双极NPN管，2-B P沟道结型场效应管。
具体实施方式
结合附图和实施例进一步说明本发明，本发明在同一硅片上具有双极集成电路和P沟道JFET集成电路，如图1所示，在双极NPN管的双极集成电路的同一硅片上设置与双极集成电路相应电连接的P沟道JFET集成电路，双极集成电路中的双极NPN管2-A与P沟道JFET 2-B之间设置上隔离区6、7、8和下隔离区3、4、5彼此隔离。P沟道JFET的源电极25和漏电极27沟道之间的P型扩散层两端设置双极NPN管的基区扩散区21和叠加的P阱深扩散区22。共同叠加形成高击穿的源-栅击穿电压和漏-栅击穿电压的结构P沟道JFET的P型的沟道是浅沟道，宽度是由上、下两个PN结之一的反向偏压控制的，即由顶栅N扩散区20与浅的P型扩散区19的冶金学结与由N型外延层2-B与P型扩散区19的底栅冶金学结加偏置电压控制。
本发明的工艺流程如图2所示，为满足相应结构的需要，包括双极集成电路中双极NPN管、P沟道JFET的工艺流程，为满足相应结构的需要，在上隔离工序与注入工序之间依次实施包括P阱光刻、P阱刻蚀、P阱氧化、P阱退火的P阱扩散工序；在P阱扩散工序之后实施双极NPN管的基区扩散工序；在基区去胶与基区退火之间依次实施包括低硼光刻、低硼注入、低硼去胶的浅沟道工序；在发射极扩散的电容氧化与接触孔光刻之间依次实施顶栅注入、顶栅退火的浅结扩散工序。P沟道JFET的浅沟道P型杂质区19是由低浓度P型杂质浅注入退火工艺和N型栅20注入后的浅扩散工艺形成。P沟道JFET的最终沟道高度由结深更浅的顶栅扩散决定；顶栅扩散前的离子注入是用高能注入条件下的薄氧化层掩蔽进行的，所需要的浅注入深度约等于该能量下离子直接注入硅中深度减去氧化层厚度；顶栅高能离子注入也可增加底栅N区的浓度以提高底栅控制的灵敏性。薄氧化层掩蔽所用的氧化层厚度有
Figure GSA00000079691000041
浅沟道注入用氧化层掩蔽。P沟道注入与扩散杂质、P阱扩散杂质与基区扩散杂质都是硼。顶栅扩散杂质为磷。
1)、当需要制作P沟道JFET同NPN管兼容集成在同一片硅片上以实现电子电路性能要求时可实施本发明。采用本发明可以获得高输入阻抗、低工作电流、高频特性好、击穿电压有保证、高性能的兼容P沟道JFET。
2)、所插入的三个工序段是根据对兼容P沟道JFET的参数特殊要求设计。实施时根据最终扩散结深化浓度的要求，掺杂浓度高、结深深的扩散，如图1所示，P阱扩散区22的P阱扩散应该先行实施，浓度低的浅结扩散如P沟道扩散区19在深结扩散后实施。这样可以最大化避免后工序的弱高温过程对前工序的强高温过程的影响。
3)、本发明的使用薄层二氧化硅掩蔽高能离子注入的办法，适用于需要一定浓度控制的浅结注入，二氧化硅层厚等效高能离子注入减去的深度，因而这是为得到薄层P沟道的巧妙办法，二氧化硅层厚本发明列用了两个规而视具体情况可以用其他层厚的规范。
4)、调节NPN管增益的工艺是常规的双极晶体管的制管工艺；而调节P沟道JFET沟道高度获得所需要夹断电压的工艺类似于双极管调节增益，需相机而行。

Claims (10)

1.一种P沟道JFET与双极混合集成电路，包括普通双极集成电路，其特征是，在双极集成电路的同一硅片上设置通过铝引线与双极集成电路相应电连接的P沟道JFET集成电路，双极集成电路中的双极NPN管与P沟道JFET之间设置上隔离区、下隔离区彼此隔离。
2.根据权利要求1所述的P沟道JFET与双极混合集成电路，其特征是，P沟道JFET的源电极和漏电极沟道之间的P型扩散层区两端设置双极NPN管的基区扩散区和叠加的P阱深扩散区。
3.根据权利要求1所述的P沟道JFET与双极混合集成电路，其特征是，P沟道JFET的P型的沟道是浅沟道。
4.一种P沟道JFET与双极混合集成电路制作工艺，包括双极集成电路中双极NPN管、P沟道JFET的工艺流程，其特征是，在上隔离工序与注入工序之间依次实施包括P阱光刻、P阱刻蚀、P阱氧化、P阱退火的P阱扩散工序；在P阱扩散工序之后实施双极NPN管的基区扩散工序；在基区去胶与基区退火之间依次实施包括低硼光刻、低硼注入、低硼去胶的浅沟道工序；在发射极扩散的电容氧化与接触孔光刻之间依次实施顶栅注入、顶栅退火的浅结扩散工序。
5.根据权利要求4所述的P沟道JFET与双极混合集成电路制作工艺，其特征是，P沟道JFET的浅沟道P型杂质区是由低浓度P型杂质浅注入退火工艺和N型栅注入后的浅扩散工艺形成。
6.根据权利要求4所述的P沟道JFET与双极混合集成电路制作工艺，其特征是，P沟道JFET的最终沟道高度由结深更浅的顶栅扩散决定；顶栅扩散前的离子注入是用高能注入条件下的薄氧化层掩蔽进行的，所需要的浅注入深度约等于该能量下离子直接注入硅中深度减去氧化层厚度；顶栅高能离子注入也可增加底栅N区的浓度以提高底栅控制的灵敏性。
7.根据权利要求6所述的P沟道JFET与双极混合集成电路制作工艺，其特征是，薄氧化层掩蔽所用的氧化层厚度有
Figure FSA00000079690900011
8.根据权利要求4所述的P沟道JFET与双极混合集成电路制作工艺，其特征是，浅沟道注入用氧化层掩蔽。
9.根据权利要求4所述的P沟道JFET与双极混合集成电路制作工艺，其特征是，P沟道注入与扩散杂质、P阱扩散杂质与基区扩散杂质都是硼。
10.根据权利要求4所述的P沟道JFET与双极混合集成电路的制作工艺，其特征是，顶栅扩散杂质为磷。
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