CN101789370B - 形成用于n-FET应用的HfSiN金属的方法 - Google Patents
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Abstract
一种包括HfSiN的化合物金属，所述HfSiN为具有约4.0至约4.5eV，优选约4.3eV的功函数的n型金属，在包括高k介质和界面层的栅极叠层上热稳定。此外，在高温(约1000℃的量级)下退火HfSiN/高k介质/界面层的叠层之后，存在对界面层的还原，由此栅极叠层产生非常小的等效氧化物厚度(典型的
)，这是使用TaSiN所不能获得的。
Description
本申请是申请日为2005年12月2日、申请号为200580046527.7的申请(发明名称：形成用于n-FET应用的HfSiN金属的方法)的分案申请。
技术领域
本发明涉及一种半导体器件及其制造方法。更具体地说，本发明涉及一种互补金属氧化物半导体(CMOS)器件，其在高介电常数k/界面层叠层上包括热稳定n型金属。本发明还提供一种形成可用CMOS工艺流程集成的热稳定n型金属的方法。
背景技术
在标准CMOS器件中，典型地多晶硅是标准的栅极材料。制造使用多晶硅栅极的CMOS器件的技术已处于发展的稳定状态，现在已广泛地用于半导体工业中。使用多晶硅栅极的一个优点在于它们可承受高温。然而，也存在与使用多晶硅栅极相关联的一些问题。例如，由于多晶耗尽(poly-depletion)效应和相对高的薄层电阻(约为150欧姆/Sq.)，普遍用于CMOS器件中的多晶Si栅极正成为对于0.1微米及以下的沟道长度的芯片性能中的门槛因素(gating factor)。多晶Si栅极的另一个问题在于多晶Si栅极中的掺杂剂例如硼可容易地扩散穿过薄栅极介质，导致器件性能的进一步劣化。
为了避免多晶Si栅极的这些问题，已提出了用单一金属替代多晶Si栅极。使用高k介质的CMOS技术需要具有不同功函数的金属，一种用于pFET，一种用于nFET。金属/高k介质叠层也必须经受源极/漏极自对准注入激活所需的高温(约1000℃的量级)退火。在该高温退火期间发生栅极叠层反应，限制了材料的选择。例如，在包括W和高k介质的栅极叠层中，在界面处发生SiO2再生长，限制了反转层的可量测性。参见例如A.Callegari，et al.IEDM 2004，p.825，S.Francisco Ca.，Dec.13-15，2004。
金属化合物可以更稳定，但仍具有目标在于合适的功函数的问题。例如，已提议将TaSiN作为nFET候选者，但仍存在一些关于其功函数的问题，并且在nFET器件中观察到迁移率降低。此外，使用TaSiN看起来有点限制了反转厚度的可量测性。
鉴于以上情况，需要提供一种新的在包括高k介质的栅极叠层上热稳定的化合物金属。具体地说，需要提供一种新的可用于nFET器件中的化合物金属。
发明内容
本发明提供一种新的包括HfSiN的化合物金属，所述HfSiN为具有约3.7至约4.5eV，优选约4.0eV的功函数的n型金属，在包括高k介质和界面层的栅极叠层上热稳定。此外，在高温(约1000℃的量级)下退火HfSiN/高k介质/界面层的叠层之后，存在对界面层的还原，由此栅极叠层产生非常小的等效氧化物厚度(典型的
)，这是使用TaSiN所不能获得的。
宽泛地说，本发明提供一种半导体结构即膜叠层，其包括：
半导体衬底；
位于所述半导体衬底上的界面层；
位于所述界面层上的高k介质；以及
位于所述高k介质上的HfSiN栅极金属。
另外，本发明提供一种半导体结构，包括：
半导体衬底，以及
构图的栅极区，至少包括位于所述衬底的一部分上的界面层、位于所述界面层上的高k介质，以及位于所述高栅极介质上的HfSiN金属。
除了上述膜叠层和半导体结构外，本发明还提供一种制造HfSiN金属化合物的方法，包括以下步骤：
提供Hf靶和包括Ar/N2/Si源的气氛，所述Si源用He稀释；以及
在所述气氛中从所述Hf靶溅射HfSiN膜。
根据本发明，用限制Si源活性的He稀释的Si源改善了膜的质量。HfSiN膜的电阻率可以依赖于工艺气体的浓度而变化。典型地，氮气和/或Si浓度越高，电阻率越高。
本发明还提供一种制造上述半导体结构的方法，其中采用本发明的形成HfSiN膜的方法。概括地说，通过以下步骤形成所述半导体结构：首先在衬底的表面上设置包括高k介质和界面层的叠层；此后利用上述工艺步骤即通过提供Hf靶和包括Ar/N2/用He稀释的Si源的气氛以及在所述气氛中从所述Hf靶溅射HfSiN膜，在所述叠层上形成HfSiN膜。
在本发明的一些实施例中，可以仅仅使用HfSiN金属栅极作为栅电极，或者结合含Si的栅电极，该含Si的栅电极在其上表面上包括硅化物接触。在此将后一结构称为含有双多晶Si/HfSiN的FET。
应注意，贯穿本申请使用术语高k介质来表示其介电常数大于SiO2例如大于4.0的绝缘体材料。优选地，高k介质具有约7.0或更大的k。
贯穿本申请使用术语“界面层”来表示包括至少Si或O的原子例如包括SiO2和SiON的绝缘体材料。
附图说明
图1A-1C是(通过截面图)示例用于形成膜叠层结构的各工艺步骤的图示，该膜叠层结构在包括高k介质和界面层的叠层上包括HfSiN金属化合物作为n型金属栅极。
图2A-2D是(通过截面图)示例用于形成多晶Si/栅极金属自对准FET结构的本发明的基本工艺步骤的图示。
图3示出了与在相同的栅极叠层：
的HfO2/SiO2上以类似的工艺的TaSiN相比HfSiN的电容-电压(CV，n衬底)特性。注意，与TaSiN的4.7eV(中间带隙)的功函数相比，HfSiN具有约4.3eV(nFET)的功函数。
图4示出了在1000℃下退火然后在450℃下在形成气体氛围中退火的HfO2/SiO2叠层上的HfSiN的电容-电压(CV，p衬底)特性。
具体实施方式
现在将参考本申请的附图更详细说明本发明，本发明提供了一种可以用作在包括高k介质和界面层的叠层上的热稳定n金属栅极的HfSiN化合物金属及其制造方法。注意，本发明的附图是用于示例的目的，因此没有按比例绘制。
首先参考图1A-1C，其示例了用于形成膜叠层结构的基本工艺步骤，该膜叠层结构在包含高k介质和界面层的叠层上包括本发明的HfSiN化合物金属。图1A示出了在半导体衬底10的表面上包括界面层12的初始膜叠层结构。
用于本发明的半导体衬底10包括任何半导体材料，包括但不限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP以及所有其它的IV/IV、III/V或II/VI化合物半导体。半导体衬底10还可以包括有机半导体或多层半导体例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施例中，优选衬底10由含Si的半导体材料即包括硅的半导体材料构成。半导体衬底10可以被掺杂、未被掺杂或者其中包含掺杂区和未掺杂区。
半导体衬底10还可以包括第一掺杂(n或p)区和第二掺杂(n或p)区。为简明起见，在本申请的附图中未具体示出掺杂区。第一掺杂区和第二掺杂区可以相同，或者可以具有不同的电导率和/或掺杂浓度。这些掺杂区被称为“阱”。半导体衬底10可以为应变的、未应变的或者其组合。此外，半导体衬底10可以具有任何结晶学取向，包括例如100、110、111或者其组合。可选地，半导体衬底10可以为混合衬底，包括具有不同结晶学取向的至少两个平面表面。
然后典型地在半导体衬底10中形成至少一个隔离区(未示出)。该隔离区可以为沟槽隔离区或场氧化物隔离区。沟槽隔离区是利用本领域技术人员公知的常规沟槽隔离工艺而形成。例如，光刻、蚀刻以及用沟槽介质填充沟槽可以被用于形成沟槽隔离区。可选地，可以在沟槽填充之前在沟槽中形成衬里，在沟槽填充之后可以进行致密化步骤，以及在沟槽填充之后可以进行平面化工艺。场氧化物可以利用所谓的硅的局部氧化工艺而形成。注意，至少一个隔离区提供典型地当相邻的栅极具有相反导电性时所需的相邻的栅极区之间的隔离。相邻的栅极区可以具有相同的导电性(即两者都是n或p型)，或者可选地可具有不同的导电性(即一个为n型，而另一个为p型)。
然后利用热工艺例如氧化或氮氧化、沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、原子层沉积(ALD)、蒸发、溅射、以及化学溶液沉积或者其组合，在半导体衬底10的表面的顶上形成界面层12。可选地，沉积工艺和氮化可被用于形成界面层12。界面层12包括至少Si和O的原子，其中N是可以选择的。因此界面层12可以包括SiO2、SiON、其硅酸盐、或者其多层。在一些实施例中，界面层12包括SiO2，而在其它实施例中，界面层12包括SiON。界面层12包括约1至约80，典型地约1至约30原子百分比的Si。剩余部分是O和/或N。Si可以连续地存在于整个界面层12中或者其可以为渐变的。
界面层12典型地具有约4.0至约20的介电常数，其中约4.5至约18的介电常数更典型。界面层12具有约0.1至约5nm的厚度，其中约0.2至约2.5nm的厚度更典型。
接下来，如图1B所示，在界面层12的表面上形成高k介质14。术语“高k”表示其介电常数大于4.0，典型地大于等于约7.0的绝缘体。高k介质14可以通过例如热生长工艺例如氧化、氮化或氮氧化而形成。可选地，高k介质14可通过例如沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及其它类似的沉积工艺而形成。介质14还可以利用上述工艺的任何组合而形成。
示例性地，用于本发明中的高k介质14包括但不限于：氧化物、氮化物、氮氧化物和/或硅酸盐(包括金属硅酸盐和氮化的金属硅酸盐)。在一个实施例中，优选高k介质14由氧化物例如HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、Ga2O3、GdGaO以及其混合物构成。高k介质14的高度优选实例包括HfO2、硅酸铪或氮氧化铪硅。
高k介质14的物理厚度可以变化，但典型地，高k介质14具有约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。
在提供了示于图1B中的层叠结构之后，接着在高k介质14的顶上形成HfSiN化合物金属层16，提供例如示于图1C中的结构。根据本发明，HfSiN化合物金属层16通过以下步骤而形成：提供Hf靶和包括Ar/N2/在He中稀释的Si源的气氛，然后在所述气氛中从所述Hf靶溅射HfSiN膜。在任何常规溅射装置的反应室中发生该溅射过程。如上所述，将He用于稀释Si源。典型地，用于稀释Si源的He的量为约70至约99％，其中约95至约99％的He的量更典型。在一些实施例中，Si源包含98％的He。
用于本发明中的Hf靶包括Hf的任何固体源。用于HfSiN膜的溅射期间的气氛中的硅Si源包括任何包含Si的有机化合物，包括例如SiH4-nRn，其中n是0，1，2，3或4，R是包含1至约18个、优选约1至约8个碳原子的脂族部分(即烷烃、烯烃、炔烃或者其组合)。脂族部分可以为直链或支链。优选地，n为0，Si源为SiH4。Si源可以为固体、液体或气体，其中高度优选气态的Si源。
用于本发明中的Ar/N2/Si源的流量比分别为约1-100/1-100/1-100sccm，其中约10-20/5-15/10-30sccm的流量比更典型。在一些优选实施例中，可以采用分别为约5/5/5sccm至约50/50/50sccm的Ar/N2/Si源的流量比。
其它溅射条件例如温度、压力和时间是常规的并且是对于本领域技术人员所公知的。
如上所述，HfSiN膜的电阻率取决于工艺气体的浓度；氮气和/或Si的浓度越高，HfSiN膜16的电阻率越高。典型地，HfSiN膜的电阻率为约105微欧姆/cm或更小，其中约100至约130微欧姆/cm的电阻率更典型。
所形成的HfSiN膜16的厚度可以依赖于所使用的溅射条件和要制造的器件类型而变化。典型地，溅射之后，HfSiN膜16具有约2至约200nm的厚度，其中约5至约40nm的厚度更典型。
然后可以利用任何常规的CMOS工艺流程将示于图1C中的结构形成到CMOS器件例如FET中。在一些实施例中，示于图1C中的层叠结构可以被按原样加工，或者可选地，可以在HfSiN层16的顶上形成含Si的栅极材料18。后一实施例示于图2A-2D中。虽然2A-2D示出了含Si的栅极材料18的存在，但是在没有形成含Si的材料时，下面的工艺步骤可以普遍地起作用。注意，典型地不进行随后的对仅仅包括HfSiN层16的构图的栅极区20的硅化物化(silicidation)。
在示例于图2A中的实施例中，在HfSiN层16的顶上形成含Si的材料18例如多晶硅、SiGe和SiGeC。由此，在该实施例中，含Si的材料18和HfSiN层16形成多层的栅极。在另一实施例中，HfSiN被用作单一的金属栅极。所使用的含Si的材料18处于单晶、多晶或非晶形式，或者由这些形式的混合物构成。
典型地，利用原位沉积工艺或通过沉积、离子注入和退火，掺杂含Si的材料。由于HfSiN是n型金属，掺杂剂是n型掺杂剂。在本发明的这一点形成的含Si的材料18的厚度即高度可以依赖于所采用的工艺而变化。典型地，含Si的材料具有约20至约180nm的垂直厚度，其中约40至约150nm的厚度更典型。
在所示例的工艺实施例中，接着通过光刻和蚀刻，构图含Si的材料18、HfSiN层16以及可选择地构图高k介质14和界面层12，从而提供构图的栅极区或叠层20。虽然示出了单个构图的栅极区(或叠层)20，但本发明预期形成多个构图的栅极区(或叠层)20。当形成多个构图的栅极区(或叠层)时，栅极区(或叠层)可以具有相同的尺寸即长度，或者它们可以具有可变化的尺寸以改善器件性能。在本发明的这一点的每个构图的栅极区(或叠层)20至少包括构图的HfSiN层16。图2B示出了在构图的栅极区(或叠层)20形成之后的结构。在所示例的实施例中，在本发明的该步骤期间，含Si的材料18、HfSiN层16、高k介质14和界面层12被蚀刻即被构图。
光刻步骤包括对示于图2A或图1C中的均厚的多层结构的上表面施加光致抗蚀剂，将光致抗蚀剂曝光至希望的辐照图形，并利用常规的抗蚀剂显影剂来显影曝光的光致抗蚀剂。然后利用一个或多个干法蚀刻步骤将光致抗蚀剂中的图形转移到该结构。在一些实施例中，可以在图形已被转移到均厚多层结构的层中的一个中之后，去除构图的光致抗蚀剂。在其它实施例中，在已完成蚀刻之后去除构图的光致抗蚀剂。
在形成构图的栅极区(或叠层)20中可用于本发明的适合的干法蚀刻工艺包括但不限于：反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。所采用的干法蚀刻工艺典型地但不总是对下面的高k介质14具有选择性，因此该蚀刻步骤典型地不去除包含高k介质14和界面层12的叠层。然而，在一些实施例中，如图2B所示，该蚀刻步骤可以被用于去除高k介质14和界面层12的未受到先前被蚀刻的栅极区(或叠层)的材料层保护的部分。
接下来，在每个构图的栅极区(或叠层)20的暴露的侧面上典型地但不总是形成至少一个隔离物22，参见例如图2C。该至少一个隔离物22由绝缘体例如氧化物、氮化物、氮氧化物和/或其任何组合构成。该至少一个隔离物22通过沉积和蚀刻而形成。
该至少一个隔离物22的宽度必须足够宽，以便(随后将要形成的)源极和漏极硅化物接触不侵占栅极区(或叠层)20的边缘的下面。典型地，当该至少一个隔离物22在底部测量的宽度为约20至约80nm时，源极/漏极硅化物不侵占栅极区(或叠层)20的边缘的下面。
也可以在隔离物形成之前通过对栅极区(或叠层)20进行热氧化、氮化或氮氧化工艺，钝化栅极区(或叠层)20。钝化步骤在栅极区(或叠层)20周围形成钝化材料的薄层(未示出)。可以替代或结合前面的隔离物形成步骤使用该步骤。当与隔离物形成步骤一起使用时，在栅极区(或叠层)20的钝化工艺之后发生隔离物的形成。
然后在衬底中形成源极/漏极扩散区24(存在或不存在隔离物)。源极/漏极扩散区24是利用离子注入和退火步骤而形成。退火步骤用于激活通过前面的注入步骤注入的掺杂剂。用于离子注入和退火的条件是对于本领域技术人员所公知的。在图2D中示出了在离子注入和退火之后形成的结构。
源极/漏极扩散区24还可以包括使用常规延伸注入在源极/漏极注入之前形成的延伸注入区(未单独标注)。延伸注入之后可进行激活退火，或者可选地可以使用同一激活退火周期激活在延伸注入和源极/漏极注入期间注入的掺杂剂。在此也预期晕圈(halo)注入(未示出)。源极/漏极延伸区典型地比深的源极/漏极区浅，并且包括与构图的栅极区(或叠层)20的边缘对准的边缘。
接下来，如果在之前未被去除，则高k介质14和下面的界面层12的暴露部分被利用化学蚀刻工艺去除，该化学蚀刻工艺选择性地去除这些绝缘材料。该蚀刻步骤在半导体衬底10的上表面上停止。虽然任何化学蚀刻剂可用于去除高k介质14和下面的界面层12的暴露部分，在一个实施例中，使用稀释的氢氟酸(DHF)。
图2D还示出了在源极/漏极扩散区24以及如果存在，含Si的材料18的顶上的硅化物区26的存在。含Si的材料18的顶上的硅化物是可选择的，如果在栅极区(或叠层)20的顶上不存在含Si的材料18，则不形成硅化物。硅化物区26是利用任何常规的硅化物化工艺而形成。在一些实施例中并且当在至少源极/漏极区26上不存在含Si的材料时，可以在硅化物化之前形成含Si的材料，例如外延Si或非晶Si。
硅化物化工艺包括在将要被硅化物化的区域顶上形成导电的且难熔的金属例如Co、Ti、W、Ni、Pt或其合金与其它的合金添加物例如C、Ge、Si等。可使用常规的沉积工艺，例如CVD、PECVD、溅射、蒸发或镀敷。可选择地，可以在金属层之上形成保护金属不被氧化的阻挡层。可选择的阻挡层的实例包括例如SiN、TiN、TaN、TiON及其组合。在金属沉积之后，对该结构进行至少第一退火，该第一退火引起在沉积的金属与Si之间的反应，随后形成金属硅化物。退火典型地在约250℃至约800℃的温度下进行，其中约400℃至约550℃的第一退火温度更典型。
在一些实施例中，第一退火形成对选择性蚀刻工艺具有高抵抗性的富金属的硅化物相。当产生富金属的相时，需要更高温度的第二退火以形成低抵抗性的硅化物。在其它实施例中，第一退火足以形成低抵抗性的硅化物。
在第一退火之后，使用常规蚀刻工艺例如湿法蚀刻、反应离子蚀刻(RIE)、离子束蚀刻或等离子体蚀刻，去除所沉积的金属的未反应和剩余的部分。
如果需要，在蚀刻工艺之后进行第二退火。第二退火典型地在比第一退火高的温度下进行。用于可选择的第二退火的典型温度范围为约550℃至约900℃。
利用本领域技术人员所公知的工艺步骤，可以形成进一步的CMOS工艺，例如形成具有金属互连的BEOL(后段制程)互连级。
下面的实例提供了本发明方法的示例以及通过在形成包含HfSiN的栅极叠层中使用本发明方法可以获得的一些优点。
实例
在该实例中，在Si晶片的表面上形成HfSiN/HfO2/SiO2叠层。通过对Si晶片的氧化，形成SiO2界面层。SiO2界面层的厚度为约1nm。然后通过ALD在SiO2界面层上形成其厚度为约3nm的HfO2介质。然后通过提供Hf靶和包括Ar/N2/SiH4(在He中2％)的气氛，形成HfSiN层，其中Ar∶N2∶SiH4(在He中2％)的流量比分别为20∶10∶20sccm。HfSiN层具有约40nm的厚度。在提供了叠层之后，对叠层进行1000℃的退火，随后进行在450℃下的形成气体退火。为了比较，在类似的HfO2/SiO2叠层周围形成TaSiN化合物金属。图3示出了在n衬底上这些叠层的在10kHz下的CV特性。注意，包含HfSiN的叠层的功函数为对于nMOS器件典型的约4.3eV，而包含TaSiN的叠层具有约4.7eV(中间带隙)的功函数。功函数是根据S.M.Sze，Physics of Semiconductor Devices，Second Edition，pages395-397，J.Wiley&Sons计算得出的。还应注意，包含HfSiN的叠层的等效氧化物厚度仅为约
由此，使用该叠层制造的nFET应在约
的反转层厚度下工作，其中由于在栅极叠层中实现的高k介质，栅极泄漏显著降低。目前的SiO2技术具有约
的反转层厚度，其中栅极泄漏高得多。
图4再次示出了在p衬底上HfSiN/HfO2/SiO2栅极叠层的在300kHz下的CV特性。除了通过MOCVD沉积的HfO2(3nm)之外，该栅极叠层与在图3中所示的类似。使该叠层在1000℃下在N2中快速退火5s，然后在450℃下在形成气体氛围中退火。在该情况下，根据S.M.Sze，Physicsof Semiconductor Devices，Second Edition，pages 395-397，J.Wiley&Sons计算得出的功函数为约3.7eV。这再次示出了HfSiN的n-FET特性。
虽然关于其优选实施例具体示出和描述了本发明，但本领越技术人员将理解，只要不偏离本发明的精神和范围，可以在形式和细节上进行上述和其它修改。因此，本发明旨在不限于所描述和示例的具体形式和细节，而是落入所附权利要求的范围内。
Claims (15)
1.一种制造HfSiN金属化合物的方法，包括以下步骤：
提供Hf靶和包括Ar/N2/用He稀释的Si源的气氛；以及
在所述气氛中从所述Hf靶溅射HfSiN膜，
其中所述HfSiN膜具有3.7至4.5eV的功函数。
2.根据权利要求1的方法，其中所述Si源具有分子式SiH4-nRn，其中n是0，1，2，3或4，R是包含1至18个碳原子的脂族部分。
3.根据权利要求2的方法，其中n为0，并且所述Si源为SiH4。
4.根据权利要求1的方法，其中所述Si源为固体、液体或气体。
5.根据权利要求1的方法，其中所述Si源用70至99％的He稀释。
6.根据权利要求1的方法，其中所述Ar/N2/用He稀释的Si源具有分别为1-100/1-100/1-100sccm的流量比。
7.一种形成半导体结构的方法，包括以下步骤：
在衬底的表面上设置包括高k介质和界面层的叠层；在所述叠层上形成HfSiN膜，其中所述HfSiN膜通过提供Hf靶和包括Ar/N2/用He稀释的Si源的气氛以及在所述气氛中从所述Hf靶溅射HfSiN膜而形成，
其中所述HfSiN膜具有3.7至4.5eV的功函数。
8.根据权利要求7的方法，其中所述Si源具有分子式SiH4-nRn，其中n是0，1，2，3或4，R是包含1至18个碳原子的脂族部分。
9.根据权利要求8的方法，其中n为0，并且所述Si源为SiH4。
10.根据权利要求7的方法，其中所述Si源为固体、液体或气体。
11.根据权利要求7的方法，其中所述Si源用70至99％的He稀释。
12.根据权利要求7的方法，其中所述Ar/N2/用He稀释的Si源具有分别为1-100/1-100/1-100sccm的流量比。
13.根据权利要求7的方法，还包括在所述HfSiN膜的顶上形成含Si的导电材料。
14.根据权利要求7的方法，还包括将所述HfSiN膜以及包括所述高k介质和所述界面层的所述叠层构图为构图的栅极区的步骤。
15.根据权利要求13的方法，还包括将所述含Si的导电材料、所述HfSiN膜以及包括所述高k介质和所述界面层的所述叠层构图为构图的栅极区的步骤。
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