CN101789033B - 用于在物理验证期间管理违例和错误分类的方法和设备 - Google Patents

用于在物理验证期间管理违例和错误分类的方法和设备 Download PDF

Info

Publication number
CN101789033B
CN101789033B CN200910207519.6A CN200910207519A CN101789033B CN 101789033 B CN101789033 B CN 101789033B CN 200910207519 A CN200910207519 A CN 200910207519A CN 101789033 B CN101789033 B CN 101789033B
Authority
CN
China
Prior art keywords
drc
classification
mis
unit
database
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200910207519.6A
Other languages
English (en)
Other versions
CN101789033A (zh
Inventor
K·布雷尔斯弗德
K·拉斯特
W·C·杜恩
J·R·普尔耶尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synopsys Inc
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Publication of CN101789033A publication Critical patent/CN101789033A/zh
Application granted granted Critical
Publication of CN101789033B publication Critical patent/CN101789033B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

本发明的实施例提供用于在物理验证期间管理违例和错误分类的方法和设备。该系统可以通过对布图应用一组设计规则检查(DRC)规则来识别DRC违例。系统可以从用户接收错误分类，其中错误分类规定如何处理DRC违例。接着，系统可以将DRC违例、用户选择的错误分类、以及与用户关联的用户标识符存储在数据库中。如果没有授权用户来批准该错误分类，则数据库可以指示未批准该错误分类。稍后，被授权批准错误分类的用户可以批准错误分类。系统可以确定一个单元是否已知，并且如果该单元已知，则系统可以使用存储在数据库中的违例和错误分类来加速验证过程。

Description

用于在物理验证期间管理违例和错误分类的方法和设备
技术领域
本公开一般地涉及电子设计自动化。更具体地，本公开涉及用于在物理验证期间管理违例(violation)和错误分类的方法和设备。
背景技术
通过用于验证电路设计的复杂验证工具，计算设计中的快速发展已经变得可能。事实上，没有这些工具，几乎不太可能对当前的计算设备中常用的复杂集成电路进行验证。
为了减小设计时间，通常期望在设计流程中尽可能早地精确识别出错误。如果在较晚的阶段识别出错误，则其可以显著增加设计时间，因为将很有可能不得不为了调试设计而重复设计流程中的多个阶段。
物理验证是设计流程中的一个重要阶段。在该阶段中，可以检查电路以确保制作、电气问题、光刻问题等的正确性。物理验证工具通常识别布图中可能导致制作问题的位置。电路设计师使用该信息来修改布图，从而当电路被流片(taped-out)时，该电路在制作方面没有问题。
遗憾的是，传统的物理验证工具使得很难将真正的错误与有意的违例进行分离，尤其当工具产生大量违例时，更是如此。结果是，在常规技术中，甚至在电路通过了物理验证阶段之后，电路可能仍有制作问题。
发明内容
本发明的一些实施方式提供用于在物理验证期间管理违例和错误分类的系统和技术。具体地，一些实施方式显著地增加了在物理验证阶段期间捕捉所有错误的概率。
在操作期间，系统可以通过对布图应用一组设计规则检查(DRC)规则来识别DRC违例。接着，系统可以向用户呈现DRC违例。具体地，系统可以使用图形用户接口(GUI)来向用户显示违例。系统接着可以从用户接收错误分类，其中错误分类规定如何处理DRC违例。具体地，错误分类可以指示DRC违例是否要被放弃、观察等。使用下拉菜单或选中复选框，用户可以选择用于DRC违例的错误分类。注意用户可能被授权也可能未被授权批准错误分类。
接着，系统可以将DRC违例、用户选择的错误分类以及与用户相关联的用户标识符存储在数据库中。数据库可以将DRC违例与错误分类和用户标识符相关联。进一步，如果用户未被授权批准错误分类，则数据库可以指示该错误分类还未被批准。
在一些实施方式中，如果该错误分类还没有被批准，则系统向已被授权批准错误分类的用户呈现DRC违例、错误分类和用户标识符。接着，系统可以从已被授权批准错误分类的用户接收表明用户批准所述错误分类的输入。系统接着可以修改数据库，从而数据库指示错误分类已经被批准。
在一些实施方式中，系统可以使用数据库来确定与DRC违例相关联的错误分类。具体地，系统通过对布图应用该组DRC违例可以识别另一个DRC违例。接着，系统可以基于该DRC违例在数据库中查找错误分类。
注意，在数据库中查找错误分类涉及将给定的DRC违例与数据库存储的DRC违例进行比较。具体地，如果(1)违例的标识符匹配，(2)与违例相关联的单元名称匹配，以及(3)与违例相关联的形状匹配(注意，形状可以包括一个或多个多边形)，系统可以确定两个DRC违例彼此匹配。
在根据相关联的错误分类处理DRC违例前，系统可以确定错误分类是否已经被批准。如果错误分类已经被批准，则系统可以根据错误分类处理DRC违例。另一方面，如果错误分类没有被批准，则系统可以以默认方式处理DRC违例。
在一些实施方式中，系统可以使用户基于错误分类来生成报告。具体地，在一些实施方式中，系统可以生成报告，该报告标识与还未被批准的错误分类相关联的DRC违例。
在一些实施方式中，系统通过将DRC违例和错误分类与单元相关联，可以加速将一组DRC规则应用到布图的过程。具体地，系统可以接收布图中的单元，该单元需要使用一组DRC规则来验证。接着，系统可以查找数据库中的单元以确定单元是否与DRC违例和错误分类相关联。如果查找操作成功，则系统接着可以使用存储的DRC违例和错误分类而不是对单元应用该组DRC规则。
注意，在数据库中查找单元可以涉及确定一个单元是否匹配另一个单元。如果第一单元中的每条边在第二单元中具有相应的边，则两个单元被认为是彼此匹配。在一些实施方式中，通过试图将第一单元中的每条边与第二单元中的边匹配，系统可以匹配两个单元。可替换地，系统通过比较它们的校验和来确定两个单元是否彼此匹配。具体地，通过对与单元相关联的数据应用校验和函数，系统可以计算单元的校验和。接着，系统可以比较两个单元的校验和以确定两个单元是否彼此匹配。例如，系统可以将单元名称、单元的校验和、与单元相关联的DRC违例、以及与DRC违例相关联的错误分类存储在数据库中。接着，当系统想确定给定的单元是否存在于数据库中时，系统可以使用单元名称和/或单元的校验和作为关键字(key)来查找与单元相关联的违例和错误分类。
附图说明
图1图示出根据本发明的一个实施方式的集成电路的设计和制造中的各个阶段；
图2图示出根据本发明的一个实施方式的设计规则中常用的参数；
图3示出图示出根据本发明的一个实施方式的用于存储错误分类的过程的流程图；
图4示出图示出根据本发明的一个实施方式的用于批准错误分类的过程的流程图；
图5示出图示出根据本发明的一个实施方式的用于将存储的错误分类应用于违例的过程的流程图；
图6示出图示出根据本发明的一个实施方式的用于基于单元匹配来应用存储的错误分类的过程的流程图；
图7图示出根据本发明的一个实施方式的计算机系统。
具体实施方式
提供下面的描述以使得本领域任何技术人员能够实现和使用本发明，并且是在特定的应用和其要求的环境下提供该描述。对于本领域技术人员来说，对公开的实施方式的各种修改将是容易明白的，并且在这里所限定的通用原理可以应用于其他的实施方式和应用而不会偏离本发明的精神和范围。因此，本发明不限于这里所示出的实施方式，而是与这里所公开的原理和特征一致的最宽范围相应。
集成电路(IC)设计流程
图1示出根据本发明的一个实施方式的集成电路的设计和制造中的各个阶段。
该过程可以开始于产品构思(步骤100)，其可以使用利用EDA过程(步骤110)设计的集成电路来实现。在集成电路被流片后，(事件140)，其可以经历制造过程(步骤150)以及封装和组装过程(步骤160)以生产出芯片170。
EDA过程(步骤110)包括步骤112-130，在下面仅为了示例性的目的而非对本发明的限制而对其进行描述。具体地，这些步骤可能以不同于下面描述的顺序的顺序来执行。
在系统设计期间(步骤112)，电路设计师描述他们想实现的功能性。他们可以执行假设规划以改善功能性，检查成本等。硬件-软件架构划分可以发生在该阶段。可以在该阶段使用的来自Synopsys公司的示例性EDA软件产品包括Model Architect、SystemStudio和
Figure G2009102075196D00052
产品。
在逻辑设计和功能验证期间(步骤114)，编写用于该系统中的模块的VHDL或Verilog代码并且检查设计的功能性精确性，例如，检查设计以确保其产生正确的输出。可以在该步骤使用的来自Synopsys公司的示例性EDA软件产品包括
Figure G2009102075196D00053
Figure G2009102075196D00054
MagellanTM、
Figure G2009102075196D00055
ESP和
Figure G2009102075196D00056
产品。
在综合和针对测试的设计期间(步骤116)，VHDL/Verilog可以被转译成网表。进一步，可以针对目标技术来优化网表，并且可以设计和实现测试以检查完成的芯片。可以使用在该步骤的来自Synopsys公司的示例性EDA软件产品包括Design
Figure G2009102075196D00057
Physical
Figure G2009102075196D00058
Test Compiler、Power
Figure G2009102075196D00059
FPGA Compiler、
Figure G2009102075196D000510
和
Figure G2009102075196D000511
产品。
在网表验证期间(步骤118)，检查网表与时间约束的兼容性以及与VHDL/Verilog源代码的一致性。可以在该步骤使用的来自Synopsys公司的示例性EDA软件产品包括
Figure G2009102075196D000512
和
Figure G2009102075196D000513
产品。
在设计规划期间(步骤120)，针对时序和顶层布线来构造和分析芯片的总体布图。可以在该步骤使用的来自Synopsys公司的示例性EDA软件产品包括AstroTM和IC Compiler产品。
在物理实现期间(步骤122)：电路元件可以被定位在布图中(放置)并且被电气地耦合(布线)。可以在该步骤处使用的来自Synopsys公司的示例性EDA软件产品包括AstroTM和IC Compiler产品。
在分析和提取期间(步骤124)，在晶体管级验证电路功能并且提取寄生。可以在该步骤处使用的来自Synopsys公司的示例性EDA软件产品包括AstroRailTM、PrimeRail、和Star RCXTTM产品。
在物理验证期间(步骤126)，可以检查设计以确保对于制造、电气问题、光刻问题和电路的正确性。HerculesTM产品是可以在该步骤使用的来自Synopsys公司的示例性EDA软件产品。
在分辨率(resolution)增强期间(步骤128)，可以对布图执行几何操作以便改进设计的可制作性。可以在该步骤处使用的来自Synopsys公司的示例性EDA软件产品包括Proteus/Progen、ProteusAF和PSMGen产品。
在掩模数据准备期间(步骤130)，设计可以被“流片”以便生产制造期间使用的掩模。可以在该步骤处使用的来自Synopsys公司的示例性EDA软件产品包括
Figure G2009102075196D00061
系列产品。
一些实施方式可以在一个或多个上述步骤期间使用。特别地，一些实施方式可以在物理验证期间(步骤126)使用。
设计规则检查(DRC)
图案(pattern)的几何属性通常指示图案是否将导致具有期望的形状和/或尺寸的特征。设计规则通常规定了几何属性和/或关系，其必须被满足以便确保晶片上得到的特征具有期望的形状和/或尺寸。具体地，如果布图违反一个或多个设计规则，则布图很可能得不到能如所期望那样工作的芯片。在物理验证步骤期间，系统通常使用一组设计规则来检查电路布图以确保布图上的所有部件符合设计规则。
图2图示出根据本发明的一个实施方式的在设计规则中常用的参数。
设计规则通常规定一个或多个几何参数的可接受范围(例如，下界和/或上界)，这些参数包括但不限于面积、栅格、长度、尺寸、间隔、边角、封装、交叉和重叠。例如，如图2中所示，设计规则可以规定多边形之间的最小间隔202、多边形的最小宽度204和/或最小封装尺寸206。如果两个多边形之间的空间小于最小间隔，多边形的宽度小于最小宽度，和/或封装小于最小封装尺寸，则可能违反设计规则。设计规则的违反通常称为DRC违例。
有些时候芯片设计师可能想有意违反一个或多个设计规则以便改进芯片的能力和/或性能。例如，用于静态随机随取存储器(SRAM)的布图可以具有高度重复的图案，即使图案违反了设计规则，其也可以正确地制作。系统可以支持用户“放弃(waive)”DRC违例，从而用户可以有意地违反一个或多个设计规则。具体地，系统可以首先确定布图中的所有DRC违例。接着，系统可以滤出已经被放弃的DRC违例并且报告剩余的DRC违例。
遗憾的是，支持用户放弃DRC违例的常规方法存在严重缺陷。具体地，在常规方法中，用户可能错误地放弃了DRC违例，或他/她可能放弃违例以避免修复该违例。在任意一种情况中，DRC违例可能被遗留，直到发现其时为时已晚。因此，通常期望管理DRC违例以确保需要被修复的所有违例都被修复。
相比较于传统的方法，本发明的一些实施方式支持用户基于对违例的错误分类来管理违例。例如，一些实施方式使得用户能够确保仅当有合理的理由放弃违例时才放弃违例。可以针对违例定义多个错误分类，从而使得用户能够指定系统应该如何处理违例。例如，一个实施方式可能需要由授权的用户(例如，项目经理)批准弃权(waiver)后，该弃权才能用于放弃违例。进一步，一些实施方式可以通过首先确定一个单元的违例和相关联的错误分类是否已经已知来加速物理验证过程。如果该违例和相关联的错误分类已经是已知的，则系统可以直接使用它们。以这种方式，通过忽略对单元的成熟的设计规则检查，系统可以加速物理验证。
错误分类
一些实施方式将错误分类成不同的错误分类。以特定的方式处理每个错误分类中的违例。通过将违例与合适的错误分类进行关联，用户可以指定如何处理违例。具体地，系统可以使用下面的错误分类：“忽略”、“放弃”、“观察”、“未匹配弃权”、“建议”和“错误”。注意仅为了说明性的目的提供了这些错误分类，并且不旨在限制本发明。具体地，一些实施方式可以允许用户创建定制的错误分类。
在操作期间，系统可以通过对布图应用设计规则来识别违例。接着，系统可以通过查找错误分类数据库中的违例来确定违例是否与某个错误分类相关联。如果系统找到相关联的错误分类，则系统可以相应地处理违例；否则，系统可以以默认的方式来处理违例，例如，系统可以将违例与默认的错误分类相关联。
注意，系统可以使得用户来选择使用哪几组错误分类。具体地，数据库可以存储可应用于同一组违例的多组错误分类。例如，一组错误分类可以被设计用于最大化成品率，而另一组错误分类可以设计用于最大化容量和/或性能。在一些实施方式中，系统可以支持用户通过使用GUI来选择多组错误分类。例如，系统可以以列表向用户呈现多组错误分类，并且可以支持用户通过使用指示器来选择多组错误分类。
对于与称为“忽略”的错误分类相关联的违例，系统可以忽略该违例，例如，系统可以不在任何的报告中包括该违例。例如，良性的违例和/或预期将在设计流程中的后续步骤期间解决的违例可以与该错误分类相关联。
在一些实施方式中，系统可以包括DRC输出违例数据库和错误分类数据库。在默认情况下，DRC输出违例数据库中的所有错误可以是“错误”类型。另一方面，错误分类数据库可以用于将不同类型的错误分类与DRC违例相关联。例如，称为“放弃”的错误分类可以与芯片设计师有意的违例进行关联。进一步，称为“观察”的错误分类可以与需要由设计师在芯片被流片前被修复的违例进行关联。错误分类“未匹配弃权”可以与存在于错误分类数据库中但当针对设计规则违例检查单元或布图时未匹配的弃权相关联。如果一个违例与称为“建议的”错误分类相关联，则其可以指示该违例并不必需被修复，但建议修复该违例以便提高成品率。如上所述，称为“错误”的错误分类可以是默认的错误分类，即，其是分配给在错误分类数据库中不具有关联的错误分类的DRC违例的错误分类。
一些实施方式可以在单个的DRC工作中使用多个错误分类数据库。每个错误分类数据库可以具有访问控制，其在属性上是分级的。具体地，每个错误分类数据库可以由不同的组来控制，例如由CAD(计算机辅助设计)团队、项目领导以及个人用户来控制。作为示例性的实施方式，系统可以包括这样的错误分类数据库，该数据库具有“用户”、“项目”和“模块”三种类型的访问控制。在“用户”级的错误分类数据库可以是已经由特定的用户指定的那些数据库。仅当特定的用户正在验证芯片设计时才应用这些错误分类数据库，当针对流片验证芯片设计时不应用它们。无论何时任意的用户执行对芯片的物理验证时，可以应用在“项目”级的错误分类数据库，并且当芯片被流片时，这些错误分类数据库被应用。“模块”级可以是最高级别的访问控制，并且处于该级别的错误分类数据库可以与特定的模块(例如，SRAM模块)相关联。因此，如果两个不同的项目使用相同的模块，则模块级错误分类数据库将应用在两个项目中。
系统可以将一组违例和/或错误分类与单元进行关联。如果系统在布图中遇到该单元时，系统可以直接对该单元应用违例和相关联的错误分类，而不是对该单元执行设计规则检查。通过这种方式，系统可以加速物理验证过程。
在一些实施方式中，系统仅在单元完全匹配时应用存储的违例和错误分类。具体地，如果第一单元中的每个边在第二单元中具有相应的边，则两个单元可以被认为彼此匹配。如果单元不匹配，则系统可以通过对单元应用设计规则来确定DRC违例，并且系统可以将DRC违例与默认的错误分类进行关联。
存储错误分类
图3示出图示出根据本发明的一个实施方式的用于存储错误分类的过程的流程图。
过程可以开始于通过对布图应用一组DRC规则来识别DRC违例(步骤302)。
接着，系统可以向用户呈现DRC违例(步骤304)。注意用户可能被授权批准错误分类，也可能未被授权批准错误分类。
系统接着可以从用户接收错误分类，其中错误分类规定如何处理DRC违例(步骤306)。
接着，系统可以在数据库中存储DRC违例、错误分类和与用户相关联的用户标识符，其中该数据库将DRC违例与错误分类和用户标识符相关联(步骤308)。如果用户被授权批准错误分类，则数据库可以指示错误分类已经被批准。另一方面，如果用户未被授权批准错误分类，则数据库可以指示错误分类还未被批准。此外，数据库可以存储指示何时对数据库项目(例如，DRC违例)执行特定动作(例如，增加、删除、修改、批准等)的时间戳。
批准错误分类
图4示出图示了根据本发明的一个实施方式的用于批准错误分类的过程的流程图。
过程可以开始于向被授权批准错误分类的授权用户呈现DRC违例、相关联的错误分类和相关联的用户标识符(步骤402)。
接着，系统可以接收来自授权用户的输入并且确定该输入是否指示授权用户批准该错误分类(步骤404)。
如果输入指示授权用户批准了错误分类，则系统可以修改数据库，从而数据库指示错误分类已经被批准(步骤406)。
另一方面，如果输入指示授权用户并没有批准错误分类，则系统可以修改数据库(如果必要)，从而指示错误分类未被批准(步骤408)。
具体地，如果数据库已经指示错误分类未被批准，则系统可以决定不修改数据库。在一种变形中，系统可以修改数据库，从而其特别地指示针对错误分类的批准请求被拒绝。
在一些实施方式中，批准过程可以被链接到错误分类的级别。例如，用户可以将特定的错误分类与DRC违例相关联。在该阶段，错误分类的级别可以被设置在最低级别，例如“用户”级。当项目经理批准错误分类时，系统可以将该错误分类的级别提升到“项目”级别。最终，如果该错误分类将与“soft IP”产品共同运输时，该错误分类可以经历另一个批准过程以便将其级别提升到“技术”级别。
通过匹配违例来应用错误分类
图5示出图示了根据本发明的一个实施方式的用于将存储的错误分类应用于违例的过程的流程图。
过程可以开始于通过对布图应用一组DRC规则来识别一个DRC违例(步骤502)。
接着，系统可以通过在错误分类数据库中查找DRC违例来确定该DRC违例是否与一个错误分类相关联(步骤504)。
在错误分类数据库中查找DRC违例可以涉及比较DRC违例。在一些实施方式中，系统可以得出两个DRC违例匹配的结果，如果(1)DRC违例的标识符匹配，(2)与DRC违例关联的单元匹配，以及(3)与DRC违例相关联的单元的形状也匹配。
如果DRC违例并不与错误分类相关联，则系统可以以默认的方式来处理DRC违例(步骤506)。另一方面，如果DRC违例与错误分类相关联，则系统可以接着确定错误分类是否已经被批准(步骤508)。
如果错误分类已经被批准，则系统可以根据错误分类处理DRC违例(步骤510)。另一方面，如果错误分类没有被批准，则系统可以以默认方式处理DRC违例(步骤506)。在一个变形中，如果错误分类未被批准，则系统可以向用户报告错误分类和相关联的DRC违例。
通过匹配单元来应用错误分类
图6示出图示了根据本发明的一个实施方式的用于基于单元匹配来应用存储的错误分类的过程的流程图。
过程开始于将一组DRC规则应用到布图来识别一个DRC违例，其中该DRC违例与布图中的一个单元相关联(步骤602)。
接着，系统可以使用与单元相关联的数据来计算校验和(步骤604)。例如，系统可以通过对描述单元中的多边形的数据应用校验和函数来计算校验和。
系统接着可以接收错误分类，该错误分类指定如何处理DRC违例(步骤606)。
接着，系统可以将DRC违例、错误分类、单元和校验和存储在数据库中(步骤608)。具体地，数据库可以将DRC违例与错误分类、单元和校验和关联。注意，数据库可以通过存储与单元关联的单元标识符来“存储”单元。
系统接着可以接收在相同的布图或不同的布图中的需要使用该组DRC规则来验证的第二单元(步骤610)。
接着，系统可以确定第二单元是否与数据库中的单元匹配(步骤612)。具体地，系统可以计算第二单元的校验和。接着，系统可以查找数据库中的校验和以确定与第二单元匹配的存储的单元。
如果第二单元匹配一个存储的单元，则系统可以基于与匹配的单元相关联的DRC违例来识别第二单元中的DRC违例，并且根据相关联的错误分类来处理识别的DRC违例(步骤614)。在一些实施方式中，如果第二单元匹配一个存储的单元，则系统可以决定不检查第二单元。
另一方面，如果第二单元不匹配任何存储的单元，则系统可以对第二单元应用该组DRC规则以识别第二单元中的DRC违例(步骤616)。
图7示出根据本发明的一个实施方式的计算机系统。
计算机系统702包括处理器704、存储器706和存储设备708。计算机系统702可以与显示器714、键盘710和指示设备712耦合。存储器设备708可以存储应用716、布图718和数据库720。应用716可以包括当被处理器704执行时使得计算机系统702执行本公开中所述的一个或多个方法的指令。具体地，应用716可以包括DRC工具，其可以用于识别布图718中的DRC违例，并且根据存储在数据库720中的错误分类来处理DRC违例。
总结
在该详细说明中描述的数据结构和代码通常存储在计算机可读存储设备上，该计算机可读存储设备可以是可存储由计算机系统使用的代码和/或数据的任意设备。计算机可读存储设备包括但不限于易失性存储器、非易失性存储器、磁的和光的存储设备，例如盘驱动器、磁带、CD(压缩盘)、DVD(数字多功能盘或数字视频盘)、或能够存储现在已知或以后开发的计算机可读介质的其他介质。
这该详细说明部分所描述的方法和过程可以体现为代码和/或数据，其可以存储在如上所述的计算机可读存储设备中。当计算机系统读取和执行存储在计算机可读存储设备上的代码和/或数据时，计算机系统执行体现为数据结构和代码并且存储在计算机可读存储设备中的方法和过程。
进一步，下面所述的方法和过程可以包括在硬件模块中。例如，硬件模块可以包括但不限于专用集成电路(ASIC)芯片、现场可编程门阵列(FPGA)和其他现在已知或以后开发的可编程逻辑器件。当硬件模块被激活时，硬件模块执行包括在硬件模块中的方法和过程。
仅为了说明和描述的目的提供了本发明的实施方式的上述描述。它们不旨在于穷举或将本发明限于这里公开的形式。因此，对于本领域中的从业者来说，许多修改和变形将是明显的。另外，上述的公开并不旨在限制本发明。本发明的范围由所附的权利要求书所限定。

Claims (18)

1.一种用于在物理验证期间管理违例的计算机执行的方法，所述方法包括：
通过对布图应用一组设计规则检查DRC规则来识别第一DRC违例；
向第一用户呈现第一DRC违例；
从所述第一用户接收第一错误分类，其中所述第一错误分类规定如何处理第一DRC违例，并且其中所述第一用户未被授权批准错误分类；
在数据库中存储所述第一DRC违例、所述第一错误分类和与所述第一用户相关联的用户标识符，其中所述数据库将所述第一DRC违例与所述第一错误分类和所述用户标识符相关联，并且其中所述数据库指示所述第一错误分类未被批准；
向被授权批准所述错误分类的第二用户呈现所述第一DRC违例、所述第一错误分类和所述用户标识符；以及
响应于从所述第二用户接收指示着第二用户批准所述第一错误分类的输入，修改所述数据库以使得所述数据库指示所述第一错误分类已经被批准。
2.根据权利要求1所述的计算机执行的方法，包括：
通过对所述布图应用该组DRC规则来识别第二DRC违例；
基于所述第二DRC违例在所述数据库中查找第二错误分类；
确定所述第二错误分类是否已经被批准；以及
如果所述第二错误分类已被批准，则根据所述第二错误分类处理所述第二DRC违例；
如果所述第二错误分类未被批准，则以默认方式处理所述第二DRC违例。
3.根据权利要求2所述的计算机执行的方法，进一步包括生成报告，所述报告标识与未被批准的错误分类相关联的DRC违例。
4.根据权利要求2所述的计算机执行的方法，其中在所述数据库中查找第二错误分类包括将第二DRC违例与存储在所述数据库中的第三DRC违例进行比较，其中所述第二DRC违例与第二单元中的第二形状相关联，其中所述第三DRC违例与第三单元中的第三形状相关联，并且其中将第二DRC违例与第三DRC违例进行比较包括：
将第二DRC违例的标识符与第三DRC违例的标识符进行比较；
将第二单元的名称与第三单元的名称进行比较；以及
将第二形状与第三形状进行比较。
5.根据权利要求1所述的计算机执行的方法，其中所述错误分类指示第一DRC违例是否应该被放弃。
6.一种在物理验证期间管理违例的设备，所述设备包括：
用于通过对布图应用一组设计规则检查DRC规则来识别第一DRC违例的装置；
用于向第一用户呈现第一DRC违例的装置；
用于从所述第一用户接收第一错误分类的装置，其中所述第一错误分类规定如何处理第一DRC违例，并且其中所述第一用户未被授权批准错误分类；
用于在数据库中存储所述第一DRC违例、所述第一错误分类和与所述第一用户相关联的用户标识符的装置，其中所述数据库将所述第一DRC违例与所述第一错误分类和用户标识符相关联，并且其中所述数据库指示所述第一错误分类未被批准；
用于向被授权批准所述错误分类的第二用户呈现所述第一DRC违例、所述第一错误分类和所述用户标识符的装置；以及
用于响应于从所述第二用户接收指示着第二用户批准所述第一错误分类的输入而修改所述数据库以使得所述数据库指示所述第一错误分类已经被批准的装置。
7.根据权利要求6所述的设备，其中所述设备包括：
用于通过对所述布图应用该组DRC规则来识别第二DRC违例的装置；
用于基于所述第二DRC违例在所述数据库中查找第二错误分类的装置；
用于确定所述第二错误分类是否已经被批准的装置；以及
用于如果所述第二错误分类已被批准则根据所述第二错误分类处理所述第二DRC违例的装置；
用于如果所述第二错误分类未被批准则以默认方式处理所述第二DRC违例的装置。
8.根据权利要求7所述的设备，其中所述设备包括用于生成报告的装置，所述报告标识与未被批准的错误分类相关联的DRC违例。
9.根据权利要求7所述的设备，其中用于在所述数据库中查找第二DRC违例的装置包括用于将第二DRC违例与存储在所述数据库中的第三DRC违例进行比较的装置，其中所述第二DRC违例与第二单元中的第二形状相关联，其中所述第三DRC违例与第三单元中的第三形状相关联，并且其中用于将第二DRC违例与第三DRC违例进行比较的装置包括：
用于将第二DRC违例的标识符与第三DR违例的标识符进行比较的装置；
用于将第二单元的名称与第三单元的名称进行比较的装置；以及
用于将第二形状与第三形状进行比较的装置。
10.根据权利要求6所述的设备，其中所述错误分类指示第一DRC违例是否应该被放弃。
11.一种用于在物理验证期间管理违例的计算机执行的方法，所述方法包括：
通过对第一布图应用一组设计规则检查DRC规则来识别第一DRC违例，其中所述第一DRC违例与第一布图中的第一单元相关联；
接收第一错误分类，所述第一错误分类规定如何处理第一DRC违例；
在数据库中存储所述第一DRC违例、所述第一错误分类和所述第一单元，其中所述数据库将所述第一DRC违例与所述第一错误分类和所述第一单元相关联；
接收第二布图中的需要使用该组DRC规则来验证的第二单元；
通过在所述数据库中查找第二单元来确定所述第二单元是否匹配所述数据库中的任意单元；以及
如果所述第二单元匹配数据库中存储的单元，则基于与所述存储的单元相关联的存储的DRC违例来识别所述第二单元中的第二DRC违例，并且根据与所述存储的单元相关联的存储的错误分类来处理所述第二DRC违例；
如果所述第二单元不匹配所述数据库中的任意单元，则对第二单元应用该组DRC规则以识别所述第二单元中的DRC违例。
12.根据权利要求11所述的计算机执行的方法，其中所述方法进一步包括：
使用与所述第一单元相关联的数据来计算第一校验和；以及
在所述数据库中存储第一校验和以使得所述第一校验和与所述第一单元相关联。
13.根据权利要求12所述的计算机执行的方法，其中确定所述第二单元是否匹配所述数据库中的任意单元包括：
使用与所述第二单元相关联的数据来计算第二校验和；以及
使用所述第二校验和来查找所述数据库。
14.根据权利要求11所述的计算机执行方法，其中所述第一错误分类指示第一DRC违例是否应该被放弃。
15.一种在物理验证期间管理违例的设备，所述设备包括：
用于通过对第一布图应用一组设计规则检查DRC规则来识别第一DRC违例的装置，其中所述第一DRC违例与第一布图中的第一单元相关联；
用于接收第一错误分类的装置，所述第一错误分类规定如何处理第一DRC违例；
用于在数据库中存储所述第一DRC违例、所述第一错误分类和所述第一单元的装置，其中所述数据库将所述第一DRC违例与所述第一错误分类和所述第一单元相关联；
用于接收第二布图中的需要使用该组DRC规则来验证的第二单元的装置；
用于通过在所述数据库中查找第二单元来确定所述第二单元是否匹配所述数据库中的任意单元的装置；以及
用于如果第二单元匹配数据库中存储的单元则基于与存储的单元相关联的存储的DRC违例来识别所述第二单元中的第二DRC违例并且根据与存储的单元相关联的存储的错误分类来处理所述第二DRC违例的装置；
用于如果所述第二单元不匹配所述数据库中的任意单元则对第二单元应用该组DRC规则以识别所述第二单元中的DRC违例的装置。
16.根据权利要求15所述的设备，其中所述设备进一步包括：
用于使用与所述第一单元相关联的数据来计算第一校验和的装置；以及
用于在所述数据库中存储第一校验和以使得所述第一校验和与所述第一单元相关联的装置。
17.根据权利要求16所述的设备，其中用于确定所述第二单元是否匹配所述数据库中的任意单元的装置包括：
用于使用与所述第二单元相关联的数据来计算第二校验和的装置；以及
用于使用所述第二校验和来查找所述数据库的装置。
18.根据权利要求15所述的设备，其中所述第一错误分类指示第一DRC违例是否应该被放弃。
CN200910207519.6A 2009-01-26 2009-10-26 用于在物理验证期间管理违例和错误分类的方法和设备 Active CN101789033B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/359,676 2009-01-26
US12/359,676 US8091055B2 (en) 2009-01-26 2009-01-26 Method and apparatus for managing violations and error classifications during physical verification

Publications (2)

Publication Number Publication Date
CN101789033A CN101789033A (zh) 2010-07-28
CN101789033B true CN101789033B (zh) 2014-06-04

Family

ID=42355200

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009202679793U Expired - Lifetime CN201562275U (zh) 2009-01-26 2009-10-26 用于在物理验证期间管理违例和错误分类的设备
CN200910207519.6A Active CN101789033B (zh) 2009-01-26 2009-10-26 用于在物理验证期间管理违例和错误分类的方法和设备

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2009202679793U Expired - Lifetime CN201562275U (zh) 2009-01-26 2009-10-26 用于在物理验证期间管理违例和错误分类的设备

Country Status (2)

Country Link
US (1) US8091055B2 (zh)
CN (2) CN201562275U (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10089432B2 (en) * 2008-11-03 2018-10-02 Mentor Graphics Corporation Rule-check waiver
US8091055B2 (en) * 2009-01-26 2012-01-03 Synopsys, Inc. Method and apparatus for managing violations and error classifications during physical verification
US8762914B2 (en) * 2010-07-24 2014-06-24 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for constraint verification for implementing electronic circuit designs with electrical awareness
US8495542B2 (en) * 2010-09-16 2013-07-23 International Business Machines Corporation Automated management of verification waivers
US8352887B2 (en) 2010-12-03 2013-01-08 Synopsys, Inc. High performance design rule checking technique
US8453103B2 (en) 2010-12-03 2013-05-28 Synopsys, Inc. Real time DRC assistance for manual layout editing
US8677297B2 (en) 2010-12-03 2014-03-18 Synopsys, Inc. Low-overhead multi-patterning design rule check
CN103688261A (zh) * 2011-05-19 2014-03-26 赛智设计自动化有限公司 检查集成电路布图中基准图案的实例的方法、系统和计算机程序产品
US9032346B2 (en) * 2011-05-19 2015-05-12 Globalfoundries Singapore Pte. Ltd. Method and apparatus for creating and managing waiver descriptions for design verification
CN102368275A (zh) * 2011-09-14 2012-03-07 天津蓝海微科技有限公司 版图验证规则文件与测试向量的自动比对方法
CN103164552B (zh) * 2011-12-13 2015-08-05 中芯国际集成电路制造(上海)有限公司 芯片版图的检测方法
US8539421B2 (en) 2011-12-16 2013-09-17 International Business Machines Corporaton Layout-specific classification and prioritization of recommended rules violations
US8713485B2 (en) * 2012-05-29 2014-04-29 International Business Machines Corporation Categorization of design rule errors
TWI502387B (zh) * 2012-08-06 2015-10-01 Wistron Corp 串擾分析方法
US9015644B2 (en) * 2012-08-06 2015-04-21 Wistron Corp. Crosstalk analysis method
TWI496021B (zh) * 2013-08-05 2015-08-11 Wistron Corp 串擾分析方法
CN103646031B (zh) * 2013-11-08 2017-03-29 上海华力微电子有限公司 Drc文件的坐标数据对比方法
CN103855050B (zh) * 2014-03-27 2016-08-17 上海华力微电子有限公司 晶圆良率监测方法
US9507590B2 (en) 2014-12-08 2016-11-29 Semmle Limited Transitive source code violation matching and attribution
IN2015CH01655A (zh) * 2015-03-30 2015-04-24 Wipro Ltd
US9690690B1 (en) 2016-09-30 2017-06-27 Semmle Limited Scalable transitive violation matching
US9639352B1 (en) 2016-10-12 2017-05-02 Semmle Limited Computing rework churn for contributions to a code base
US10783311B2 (en) * 2016-10-31 2020-09-22 Synopsys, Inc. DRC processing tool for early stage IC layout designs
US20180321822A1 (en) * 2017-05-08 2018-11-08 Skillcad, Inc. Systems and methods for selection and operation on multiple groups of layout objects via a graphic-based layout editor
CN107480369B (zh) * 2017-08-10 2020-08-25 苏州浪潮智能科技有限公司 一种pcb设计中分类显示drc的设计、操作方法
US10430184B2 (en) * 2017-10-24 2019-10-01 Semmle Limited Violation match sets
US11023648B2 (en) 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
US12008303B2 (en) 2020-08-28 2024-06-11 Synopsys, Inc. Cell overlap violation diagnostics with machine learning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009251A (en) * 1997-09-30 1999-12-28 Synopsys, Inc. Method and system for layout verification of an integrated circuit design with reusable subdesigns
CN1704940A (zh) * 2004-05-26 2005-12-07 鸿富锦精密工业（深圳）有限公司 基于主机板分隔平面层上的布线检查系统及方法
CN1897002A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 错误位置识别方法以及结合纯逻辑与物理布局信息的系统
CN201562275U (zh) * 2009-01-26 2010-08-25 新思科技有限公司 用于在物理验证期间管理违例和错误分类的设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418551B1 (en) 2000-08-03 2002-07-09 Avant! Corporation Design rule checking tools and methods that use waiver layout patterns to waive unwanted dimensional check violations
JP4322455B2 (ja) * 2002-01-11 2009-09-02 株式会社日立製作所 記録情報の原本性確認方法およびシステム
DE10224417B4 (de) * 2002-05-29 2007-08-02 Infineon Technologies Ag Verfahren zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009251A (en) * 1997-09-30 1999-12-28 Synopsys, Inc. Method and system for layout verification of an integrated circuit design with reusable subdesigns
CN1704940A (zh) * 2004-05-26 2005-12-07 鸿富锦精密工业（深圳）有限公司 基于主机板分隔平面层上的布线检查系统及方法
CN1897002A (zh) * 2005-07-12 2007-01-17 台湾积体电路制造股份有限公司 错误位置识别方法以及结合纯逻辑与物理布局信息的系统
CN201562275U (zh) * 2009-01-26 2010-08-25 新思科技有限公司 用于在物理验证期间管理违例和错误分类的设备

Also Published As

Publication number Publication date
CN201562275U (zh) 2010-08-25
US20100192113A1 (en) 2010-07-29
US8091055B2 (en) 2012-01-03
CN101789033A (zh) 2010-07-28

Similar Documents

Publication Publication Date Title
CN101789033B (zh) 用于在物理验证期间管理违例和错误分类的方法和设备
TWI746678B (zh) 早期積體電路佈局設計drc處理工具
US8181145B2 (en) Method and apparatus for generating a floorplan using a reduced netlist
US10606977B2 (en) Graphical view and debug for coverage-point negative hint
TWI471747B (zh) 構成正準表示法之方法及設備
US8302044B2 (en) Abstraction-based livelock/deadlock checking for hardware verification
US11379649B2 (en) Advanced cell-aware fault model for yield analysis and physical failure analysis
US8438530B2 (en) Connection navigation in electronic design automation
US9703658B2 (en) Identifying failure mechanisms based on a population of scan diagnostic reports
US9032346B2 (en) Method and apparatus for creating and managing waiver descriptions for design verification
US8813006B1 (en) Accelerated characterization of circuits for within-die process variations
US20150234978A1 (en) Cell Internal Defect Diagnosis
US9672317B2 (en) Quality of results system
US10650109B1 (en) Boolean satisfiability (SAT) solver
TWI444842B (zh) 用以加速計劃開始及設計定案之方法及設備
US11842134B2 (en) Automated determinaton of failure mode distribution
US20180052951A1 (en) Acceleration Of Voltage Propagation Based On Device Chain Reduction
US20170154132A1 (en) Power-aware dynamic encoding
CN113204932A (zh) 用于良率分析和物理故障分析的先进单元感知故障模型
US8660818B2 (en) Systemic diagnostics for increasing wafer yield
US10049174B2 (en) Exact delay synthesis
Li et al. Identifying lithography weak-points of standard cells with partial pattern matching
Tian On improving estimation of root cause distribution of volume diagnosis
Li et al. A complete Process Design Kit verification flow and platform for 28nm technology and beyond
Wang et al. Layout resynthesis by applying design-for-manufacturability guidelines to avoid low-coverage areas of a cell-based design

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant